在Vivado下，Xilinx公司提供了很多实用的…
在上节内容中讲解了串行通信中的帧结构，如每个帧的开…
上节内容讲解了位提取以及自适应同步的概念，同时也输…
在异步通信中数据位的提取至关重要，如果能够准确的把…
Quartus 中，提供一个功能：In-Syste…
在FPGA设计中经常会出现有大量没有使用的IO管脚…
在异步串行通信中，能准确的把时钟信息提取出来是后面…
上一篇文章Vivado软件 调试工具的使用初步中简…
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在光前万兆网PCS之层中为了提高传输效率采用了64…
在之前的算法中，算法执行的速度还是有些慢， 我们设…
在 Verilog实现16进制到10进制（BCD）…
为了能高效、低误码的接收异步数据，一般在接收端的硬…
1. 工程代码下载: FPGA_DDR3_IO 2…
在完成DDR3控制器生成后，展开新生成ddr3_i…
在DDR控制器的最后阶段是设置FPGA的IO管脚的…
在Vivado控制器的生成步骤选择了DDR3选项之…