ADICSYS：法国 eFPGA、可综合 FPGA IP 与可编程 SoC 技术厂商
ADICSYS 是一家来自法国的可编程逻辑和半导体 IP 企业，核心业务不是销售传统的独立 FPGA 芯片，而是开发 Embedded FPGA，也就是 eFPGA IP。
它把 FPGA 的 LUT、寄存器、可编程互连和配置功能设计成可以综合的 RTL 模块，让 ASIC 和 SoC 厂商能够直接把一块可重新编程的 FPGA Fabric 集成进自己的芯片。
ADICSYS 官方把自己定位在 ASIC Design 与 FPGA Technology 的交叉位置，目前属于法国微电子企业 EASii IC 旗下业务。
ADICSYS 与 AMD Xilinx、Intel Altera、Lattice Semiconductor 等传统 FPGA 厂商存在明显区别。
传统 FPGA 企业设计完整 FPGA 芯片，再由客户购买具体型号；
ADICSYS 主要提供的是 FPGA IP、编译软件和 ASIC 集成技术。
客户购买 ADICSYS 技术以后，可以在自己的 ASIC、ASSP 或 SoC 中增加一块可编程逻辑区域。
从技术路线来看，ADICSYS 与 Menta、Achronix Speedcore、Flex Logix 等 eFPGA 企业属于同一个大方向，但 ADICSYS 有一个非常鲜明的特点：
它特别强调 Standard-Cell-Based、Synthesizable RTL 和普通 ASIC Design Flow。
换句话说，它希望让工程师像集成普通 Verilog IP 一样，把 FPGA 集成进一颗 ASIC，而不是为了加入 FPGA 再重新建立一套完全不同的芯片设计流程。
公司简介
法国官方企业登记资料显示，S.A.S. ADICSYS 成立于 2011 年 7 月 22 日，总部位于法国 Villebon-sur-Yvette。
公司长期从事 FPGA、ASIC、Programmable Logic、EDA 和 SoC 相关技术，目前企业登记仍处于正常运营状态。
ADICSYS 官网表示，公司团队拥有多年 Custom FPGA 和 Embedded FPGA 项目经验，核心业务是设计和授权 Soft eFPGA IP，这些可编程逻辑 IP 基于 Standard Cell，可以完整地放入标准 RTL ASIC Design Flow。
EASii IC 当前则明确把 ADICSYS 定义为旗下开发和销售 Customizable FPGA Technology 的子公司。
也就是说，今天理解 ADICSYS 最合适的方式，不是把它看成一家独立销售 FPGA 芯片的传统厂商，而是把它看成 EASii IC 微电子体系中的 eFPGA Technology and IP Business。
什么是 eFPGA？
eFPGA 是 Embedded FPGA 的缩写，中文通常翻译为“嵌入式 FPGA”。
普通 FPGA 是一颗独立芯片。
例如一块电路板上可能同时安装：
CPU。
ASIC。
DDR Memory。
ADC。
Ethernet PHY。
以及一颗 FPGA。
FPGA 通过 PCB 与其他芯片通信。
eFPGA 则把其中的 FPGA 直接搬进 ASIC 或 SoC 内部。
例如一家企业设计一颗工业控制 SoC，可以在芯片内部集成 CPU、Memory Controller、Ethernet、CAN、ADC 和固定硬件逻辑，同时再放入一块 ADICSYS eFPGA。
芯片制造完成以后，大部分 ASIC 电路已经无法修改，但是这块 eFPGA 仍然可以重新配置。
因此，产品上市以后仍然可以增加新的数字逻辑、修复某些硬件问题、修改接口或者增加新的加速功能。
这就是 eFPGA 最重要的价值。
Synthesizable Programmable Core
ADICSYS 把自己的核心 eFPGA 技术称为 Synthesizable Programmable Core，简称 SPC。
SPC 本质上是一块可以综合的 FPGA Soft IP，可以用于 ASIC、SoC 以及其他 Silicon IP。
ADICSYS 特别强调，它与普通 Hard FPGA Macro 不同，核心可以在 RTL 层面集成，并使用标准 ASIC CAD Tool 完成 Simulation、Synthesis、Backend、Timing 和 Test。
“可综合”是这里最重要的关键词之一。
如果一块 IP 只能作为固定 GDSII Hard Macro 提供，那么它通常已经绑定某一个制造工艺、Standard Cell Library 和物理版图。
而 Synthesizable RTL 可以随着客户 ASIC 一起进行综合。
这让 eFPGA 更容易适应不同 Foundry、不同工艺以及不同芯片面积和形状。
为什么要在 ASIC 中加入 FPGA？
ASIC 和 FPGA 各自都有明显优点和缺点。
ASIC 最大的优势是：性能高, 面积小, 功耗低, 量产以后单位成本低。
但是 ASIC 最大的问题是，一旦 Tape-Out 并制造完成以后，数字硬件基本就固定了。
如果芯片上市以后发现一个硬件 Bug，事情就会变得非常麻烦。
软件 Bug 可以更新 Firmware。
但是 ASIC Logic Bug 可能必须重新流片。
在先进工艺下，一次重新 Tape-Out 的成本可能非常高，而且还可能导致几个月甚至更长时间的产品延迟。
eFPGA 就相当于给 ASIC 留下一块“硬件补丁区”。
如果问题可以映射到 eFPGA 中，厂商可以通过重新配置逻辑进行 Workaround，而不是立即重新制造芯片。
ADICSYS 因此把 SPC 的一个重要价值描述为 Post-Silicon ASIC Design：芯片制造以后仍然保留一定程度修改硬件逻辑的能力。
应对规格变化
芯片开发周期通常很长。
一颗复杂 SoC 从 Architecture Definition 到 Tape-Out，再到真正进入市场，可能需要几年。
但是在这几年里，产品规格可能继续变化。
例如：
通信协议增加新版本。
客户增加新的接口要求。
安全标准变化。
某个硬件算法需要修改。
新的 Sensor 出现。
竞争对手推出新的 Feature。
传统 ASIC 很难应对这种变化。
如果芯片内部预留一块 eFPGA，就可以把最容易变化的数字功能放进去。
ASIC 保持高效率，而变化较快的部分保持可编程。
这是一种在 Efficiency 和 Flexibility 之间进行平衡的方法。
Standard-Cell-Based eFPGA
ADICSYS 技术路线最大的特点之一，是大量使用普通 ASIC Standard Cell 构建 eFPGA。
Standard Cell 是数字 ASIC 设计最基本的组件。
例如：
NAND Gate。
NOR Gate。
Flip-Flop。
Multiplexer。
Buffer。
Inverter。
这些单元已经由 Foundry 或 Standard Cell Library 厂商完成设计、Characterization 和验证。
普通 ASIC 综合工具会把 RTL 转换成这些 Standard Cell。
ADICSYS 的思路也是使用这些成熟单元来建立 Programmable Logic，而不是要求晶圆厂首先开发一套特殊 FPGA Transistor 或专用 Programmable Cell。
这种方法最大的优势是 Portability，也就是工艺迁移能力。
Foundry Independence
传统 FPGA 厂商设计自己的 FPGA 芯片，可以针对某一个 Process Node 定制大量专用 Circuit。
但是 eFPGA 企业面对的问题完全不同。
客户 A 可能使用一家 Foundry 的 28nm。
客户 B 可能使用另一家 Foundry 的 22nm。
客户 C 可能继续使用 180nm High-Voltage Process。
如果每一个工艺都必须重新 Full-Custom Design 一套 FPGA Fabric，成本和开发时间会非常高。
ADICSYS 希望通过 Synthesizable Standard Cell 架构降低这个问题。
由于 FPGA Core 最终使用客户 ASIC 本身的 Standard Cell Library 完成综合，因此理论上能够适配更广泛的 CMOS Technology。
ADICSYS 早期资料曾说明，其 SPC 技术可以覆盖从成熟工艺到更先进节点，并支持普通 CMOS、SOI 和 Rad-Hard 环境；
但具体项目能够使用什么 Process Node，仍需要根据客户当前 PDK、Standard Cell Library 和物理设计要求确认。
FPGA 的 LUT
理解 ADICSYS eFPGA，需要先理解 LUT。
LUT 是 Look-Up Table，也就是查找表。
它是大多数 FPGA 实现组合逻辑的基本资源。
例如一个 4-input LUT 有四个输入信号。
四个二进制输入一共有 16 种组合。
LUT 内部可以存储每一种输入组合应该产生的输出。
因此一个 LUT 可以实现大量不同的 Logic Function。
工程师写：
AND。
OR。
XOR。
Comparator。
Decoder。
State Machine Logic。
最终 FPGA Synthesis Tool 都可能把这些逻辑映射到 LUT 上。
ADICSYS 的 eFPGA 同样包含这种可编程逻辑资源，而 LUT 数量、LUT 架构以及 Routing Density 都可以根据客户需要进行定制。
FPGA Routing 为什么重要？
很多人第一次学习 FPGA 时，只注意 LUT 数量。
实际上 FPGA 中最复杂、占面积最大的部分之一往往是 Programmable Routing。
因为 LUT 只有在互相连接以后才能组成真正的数字系统。
FPGA 必须允许：
这个 LUT 输出连接那个 LUT。
某个 Register 连接某个 Module。
Clock 到达指定区域。
外部信号进入不同逻辑块。
这些连接不能在制造芯片时固定，因为用户以后需要重新编程。
所以 FPGA 内部必须存在大量 Programmable Switch 和 Routing Track。
ADICSYS 可以根据具体应用调整 Routing Density，而不是要求所有项目使用完全相同的通用 FPGA Architecture。
这就是 eFPGA 与购买标准独立 FPGA 的一个重要区别。
FPGA 可以针对应用定制
购买普通 FPGA 时，工程师只能从厂商已经设计好的型号中选择。
例如某型号拥有：
20K LUT。
80 DSP。
1Mb Block RAM。
200 GPIO。
4 个 SerDes。
即使你的设计根本不用 DSP，也必须为这部分 Silicon Area 付费。
eFPGA 则可以更加接近 Application-Specific FPGA。
ADICSYS 官方表示，可根据客户项目调整：
eFPGA 尺寸。
Aspect Ratio。
LUT Count。
LUT Style。
Routing Density。
Area Constraint。
Performance Constraint。
Power Constraint。
以及特定 Application Requirement。
这意味着客户并不一定购买一个固定“ADICSYS FPGA 型号”。
它可以要求建立一块真正符合自己 SoC 的 Programmable Fabric。
100 LUT 到大型 eFPGA
ADICSYS 较早公开的 SPC 技术资料显示，其架构可以从大约 100 个 LUT 扩展到最高大约 100K LUT，而且一颗芯片中可以放置多个 SPC Core。
这里需要注意，这属于 ADICSYS 公开的架构扩展能力，并不代表公司当前只销售几种固定的 100-LUT、10K-LUT 或 100K-LUT 产品。
ADICSYS 的商业模式本身就是可定制。
客户可能只需要几百个 LUT。
也可能需要几万个 LUT。
而且可以把多个小型 eFPGA 分散到 SoC 不同位置，而不是必须设计一块巨大的中央 FPGA。
这种 Distributed eFPGA Architecture 对某些 SoC 很有吸引力。
为什么多个小 eFPGA 可能比一个大 FPGA 更好？
假设一颗 SoC 内部有：
Camera Interface。
Security Engine。
Network Controller。
Motor Controller。
CPU Cluster。
如果只放一块大型 eFPGA，所有模块都必须经过较长片上互连访问它。
另外一种方案是在不同模块附近分别放置小型 eFPGA。
Camera 旁边有一块。
Network Interface 旁边有一块。
Security Engine 旁边再有一块。
这样可以缩短信号路径，并让每一个模块拥有自己的 Programmable Logic。
ADICSYS 架构允许一颗芯片包含多个 SPC，这给 SoC Architect 更多设计自由度。
Verilog Programmable IP
ADICSYS 当前产品说明中明确指出，eFPGA 可以作为 Verilog Programmable IP 提供。
交付内容包括：
Synthesizable RTL。
Constraint File。
ADICSYS FPGA Compilation Software。
Bitstream Loader。
以及用于测试的 BIST Program。
这点非常重要。
因为客户拿到的不是单纯一张 FPGA Circuit Layout。
它实际上得到完整的可编程系统：
FPGA Fabric。
FPGA Compiler。
Configuration Mechanism。
Manufacturing Test Support。
只有这些部分组合起来，eFPGA 才能真正投入量产。
Acompile FPGA 编译软件
ADICSYS 为自己的 eFPGA 提供 Acompile FPGA Compilation Software。当前 ADICSYS 和 EASii IC 的产品资料都把 Acompile 列入 eFPGA 交付内容。
普通 FPGA 需要 Vivado、Quartus、Radiant 或 Libero。
同样，ADICSYS eFPGA 也需要自己的软件把用户 RTL 转换成最终 FPGA Configuration。
早期 ADICSYS 技术资料列出的 FPGA Compilation Flow 包括：
RTL Front End。
Syntax Checking。
Elaboration。
Synthesis。
Technology Mapping。
FPGA Placement。
FPGA Routing。
Bitstream Generation。
并提供 TCL Control Shell。
这些工作与普通 FPGA 软件本质上相同。
区别只是最终目标不是一颗固定型号的 Xilinx 或 Intel FPGA，而是客户自己 ASIC 内部的 ADICSYS Programmable Core。
从 RTL 到 Bitstream
理解 FPGA Software 最简单的方法，是观察一个设计如何运行。
首先，工程师写 Verilog：
描述 Counter。
State Machine。
Interface。
Control Logic。
或者 Hardware Accelerator。
接下来 Synthesis 把 RTL 转换成逻辑网络。
Technology Mapper 再把逻辑网络转换成 eFPGA 内部实际存在的 LUT 和 Register。
Placement 决定每一个 LUT 放在哪里。
Routing 决定 LUT 之间怎么连接。
最后 Bitstream Generator 产生配置文件。
系统上电以后，Bitstream 被加载进 eFPGA。
原本通用的可编程 Fabric 就变成工程师所需要的具体数字电路。
Bitstream Loader
因为 eFPGA 位于 ASIC 内部，所以系统还必须拥有加载 Bitstream 的方式。
ADICSYS 产品交付中包括 Bitstream Loader。
在实际 SoC 中，Bitstream 可以保存在外部 Flash、内部 ROM、NVM 或其他存储器里。
系统启动以后：
CPU 或 Boot Logic 读取 Bitstream。
Bitstream Loader 把数据写入 eFPGA Configuration Memory。
eFPGA 完成配置。
随后 Programmable Logic 开始工作。
这样客户仍然能够像使用普通 FPGA 一样，在不同产品版本中装入不同硬件功能。
BIST：Built-In Self-Test
ADICSYS 还把 BIST，也就是 Built-In Self-Test，作为 eFPGA IP 的组成部分。
普通 ASIC Standard Cell 在制造以后需要 Production Test。
eFPGA 更复杂，因为里面包含大量 Programmable Logic 和 Routing。
测试不能只检查几个固定逻辑门。
必须确认：
LUT 是否正常。
Routing Switch 是否正常。
Configuration 是否正常。
Register 是否正常。
整个可编程 Fabric 是否存在制造缺陷。
因此 eFPGA 厂商必须同时解决 Manufacturing Test 问题。
ADICSYS 产品中提供 Bitstream Loader 和 Test Program/BIST，就是为了帮助 ASIC 客户在量产测试阶段验证 Embedded FPGA。
为什么 BIST 对 eFPGA 特别重要？
传统 ASIC 中，一个逻辑门只执行一种固定功能。
测试工程师可以针对这个固定电路生成 Test Pattern。
FPGA 不一样。
一个 LUT 未来可能实现 AND，也可能实现 XOR，也可能成为 State Machine 的一部分。
Routing 同样可以有大量组合方式。
所以测试 Programmable Fabric 比测试普通 ASIC Logic 更复杂。
BIST 可以让芯片自己运行一系列测试配置，对不同 Logic Resource 和 Routing Resource 进行验证。
这也是 eFPGA 真正能够进入量产 ASIC 必须解决的问题之一。
Soft IP 与 Hard IP
ADICSYS 主要强调 Soft eFPGA IP，但公司也可以根据客户项目提供 Hard Block。
官方产品页说明，客户可以获得 Synthesizable RTL，也可以针对具体 Design Kit 获得包括 GDSII、OpenAccess 或 Milkyway 在内的物理实现。
Soft IP 最大的优势是 Portability。
Hard IP 最大的优势是集成风险较低，因为 Physical Design 已经提前完成。
不同客户可以根据项目情况选择不同方式。
如果客户拥有强大的 ASIC Backend Team，希望自己控制整个 Physical Design，那么 Soft IP 很有吸引力。
如果项目进度很紧，希望直接拿到已经完成物理实现的模块，那么 Hard Macro 可能更加方便。
与 Menta 的相似之处
ADICSYS 和 Menta 的技术路线比较接近。
两家公司都来自法国。
两家公司都强调：
eFPGA。
Standard Cell。
Synthesizable RTL。
Foundry Portability。
ASIC Integration。
可定制 FPGA Architecture。
二者都希望让 FPGA 像普通 Semiconductor IP 一样进入 ASIC。
这说明法国实际上在 eFPGA 这一非常专业的 FPGA 分支拥有不止一家技术企业。
ADICSYS 与 Menta 的区别
虽然方向相似，两家公司仍然具有不同发展重点。
Menta 近年来明显扩大了市场宣传和产品路线，除了 eFPGA Soft IP，还积极进入 FPGA Chiplet、MOSAICS 异构 Chiplet Platform，并与大型半导体公司合作。
ADICSYS 的公开技术资料则更加集中于 Synthesizable Programmable Core 本身。
它强调：
标准 ASIC Flow。
RTL 可综合。
快速定制。
FPGA Compilation。
BIST。
以及把 Programmability 直接加入 ASIC。
因此 ADICSYS 给人的技术定位更加专注于“真正可以放进 RTL SoC Flow 的 Programmable IP”。
与 Achronix Speedcore 的区别
Achronix 同样提供 Embedded FPGA 产品 Speedcore。
但 Speedcore 通常以针对具体 Foundry 和 Process Node 优化的 eFPGA Hard IP 形式交付，可以提供高性能 FPGA Fabric、DSP、RAM 和其他资源。
ADICSYS 的设计哲学有所不同。
它更加重视 Standard Cell 和 Synthesizable RTL。
简单来说：
Achronix 更接近把高性能商业 FPGA Fabric 变成 ASIC Hard IP。
ADICSYS 更强调让 FPGA 本身成为 ASIC RTL Design Flow 的一部分。
两种路线各有优势。
Hard IP 更容易针对性能和密度进行极致优化。
Soft IP 则具有更强的工艺适应能力和定制能力。
与传统 FPGA 的区别
如果客户购买一颗 Lattice FPGA：
芯片已经制造好了。
LUT 数量已经确定。
封装已经确定。
I/O 已经确定。
Block RAM 已经确定。
只需要编程。
如果采用 ADICSYS eFPGA：
首先由 ASIC 企业决定需要多大的 FPGA。
再决定 FPGA 放在哪里。
然后整个 eFPGA 与 CPU、Memory、Interface 一起制造。
最终客户拿到的是一颗带 FPGA 的 SoC。
所以两者的客户群并不完全相同。
传统 FPGA 的直接客户通常是 PCB 和 System Designer。
ADICSYS 的直接客户则更可能是：
ASIC Company。
SoC Company。
Fabless Semiconductor Company。
ASIC Design House。
降低 PCB 芯片数量
eFPGA 一个很实际的优势是减少 PCB 上的器件数量。
假设一个传统产品需要：
一颗 ASIC。
一颗小 FPGA。
一颗 FPGA Configuration Flash。
若干电平转换器。
两颗芯片之间的大量 PCB Trace。
如果 FPGA 功能可以集成进入 ASIC，那么这些外围器件中的一部分可能被取消。
结果就是：
PCB 更小。
BOM 更低。
功耗下降。
芯片之间的数据延迟降低。
系统可靠性提高。
这对于大批量消费电子、汽车电子和工业设备尤其有意义。
为什么 eFPGA 不一定比独立 FPGA 更贵？
独立 FPGA 为了支持大量不同客户，必须设计成非常通用。
它可能包含很多最终系统根本不需要的功能。
例如你的应用只需要 2,000 LUT，却购买了 20,000 LUT FPGA。
你不使用 DSP，但芯片内部仍然有 DSP。
你不使用大量 GPIO，但它们仍然占 Silicon Area。
eFPGA 可以更加接近实际应用需要。
需要 2,300 LUT，就可以围绕这个数量设计。
需要特殊 Aspect Ratio，也可以调整。
需要更少 Routing 或更多 Routing，也可以修改。
对于高产量 ASIC，这种精确配置有机会减少 Silicon Waste。
后期修复 ASIC Bug
这是 eFPGA 最有价值的应用之一。
假设一颗 ASIC 已经制造出来。
后来发现：
某个 State Machine 存在 Bug。
某个 Protocol Timing 不正确。
某个外设需要增加 Workaround。
如果完全采用 Fixed Logic，可能需要重新 Tape-Out。
如果设计时预留 eFPGA，则可以：
禁用原来的部分 Fixed Logic。
在 eFPGA 中实现新的 Control Logic。
通过 Firmware 下载新 Bitstream。
让新逻辑接管相关功能。
这并不是所有 ASIC Bug 都能解决，但对可以预先规划的 Critical Block 来说，eFPGA 可以成为一种非常有价值的 Risk Insurance。
Post-Silicon Debug
芯片第一次回片以后，Debug 往往是整个 ASIC 项目最紧张的阶段之一。
工程师可能发现：
某个内部 Signal 无法观察。
某个控制流程与预期不同。
某个 Interface 偶尔失败。
如果 ASIC 内部加入 Programmable Logic，就可以在 Bring-Up 阶段临时实现：
Debug Counter。
Trigger Logic。
Signal Monitor。
Test Interface。
特殊 State Machine。
这样可以帮助工程师更快定位问题。
ADICSYS 官方也把 Post-Silicon Debug 和 Prototype/Test Chip 列为 SPC 的典型使用方式。
Hardware Accelerator
eFPGA 不只是修 Bug。
它还可以实现 Hardware Acceleration。
假设 CPU 经常执行一种特殊数据处理算法。
如果使用 Software：
CPU 一条条执行指令。
如果把关键部分实现成 FPGA Circuit：
多个运算可以并行执行。
性能可能更高，CPU 占用更低。
而与独立 FPGA 相比，eFPGA 就在 SoC 内部，因此 CPU 与 Accelerator 之间不必经过 PCIe 或外部 PCB。
片上数据传输通常能够获得更低延迟和更低功耗。
Domain-Specific FPGA
EASii IC 当前介绍 ADICSYS 时还特别列出 Domain Specific FPGA。
这里的意思是，可以基于已经验证的 eFPGA Technology，为某一个应用领域构建专用的 FPGA Core，并提供从 RTL 到 Bitstream 的 Compilation Flow。
传统 FPGA 追求“什么都能做”。
Domain-Specific FPGA 则可以追求：
只支持某类工作负载。
只保留需要的逻辑资源。
删除不需要的功能。
优化面积。
优化功耗。
优化 Routing。
这和近年来 Domain-Specific Accelerator 的思想非常相似。
航空电子应用
ADICSYS 早期还参与过欧洲 DEMETER Consortium 项目。
该项目研究 Multicore Technology 在航空电子中的应用和认证问题，其中 Demo Platform 计划利用 Embedded FPGA 提供灵活逻辑，用于实现专用接口或者 Hardware Acceleration Engine，并与处理器核心紧密连接。
航空电子系统通常生命周期很长，而且认证要求严格。
如果每次规格发生一点变化都重新设计完整 ASIC，成本非常高。
eFPGA 可以在固定硬件中留下一定修改空间，因此在这类 Long-Lifecycle Market 中具有实际意义。
高可靠和 Rad-Hard 应用
ADICSYS 较早的 SPC 产品资料还把 Rad-Hard 列入可支持的技术方向。
这对于航空航天和国防系统很有吸引力。
传统做法是使用一颗 Radiation-Hardened ASIC，再额外搭配 Rad-Hard FPGA。
如果能够把 Programmable Fabric 直接集成进入 Rad-Hard ASIC，就有机会减少外部芯片数量。
不过实际 Radiation-Hardened 能力最终取决于：
采用的制造工艺。
Standard Cell Library。
Memory Cell。
Physical Design。
Radiation Mitigation Technique。
以及最终 Silicon Test。
因此不能只因为 eFPGA RTL 可以移植，就自动认为所有实现都具有抗辐射能力。
汽车电子
汽车也是 Embedded FPGA 很有潜力的市场。
一颗 Automotive SoC 从设计到真正进入汽车量产，可能需要几年。
之后还可能生产很多年。
但汽车技术变化非常快。
Camera。
Radar。
LiDAR。
Automotive Ethernet。
ADAS。
Cybersecurity。
各种 Sensor Interface。
都可能不断变化。
如果 SoC 内有 eFPGA，可以让部分接口和 Hardware Accelerator 在芯片制造以后继续升级。
这对于延长 ASIC Lifecycle 很有价值。
工业控制
工业设备是另一个非常适合 eFPGA 的领域。
工业产品生命周期往往达到十年甚至二十年。
客户可能继续要求：
新的现场总线。
新的 Encoder Interface。
新的 Motor Control Logic。
新的 Safety Function。
新的 Sensor。
传统做法是在 PCB 上加入 FPGA 或 CPLD。
未来其中一部分功能可以直接放进 ASIC 内部的 eFPGA。
IoT 和低功耗芯片
IoT 产品通常对 PCB 面积和功耗非常敏感。
如果一颗 IoT SoC 外面还需要放一颗小型 FPGA：
增加芯片。
增加供电。
增加 I/O。
增加 PCB 面积。
如果只需要几百到几千个 LUT，把 FPGA Fabric 直接集成进 SoC 可能更加合理。
尤其是大规模量产产品，这种集成可以减少 BOM。
FPGA 不会因此消失
eFPGA 并不会取代普通 FPGA。
如果一个企业只生产几千台设备，重新开发 ASIC 通常不划算。
直接购买 FPGA 最简单。
如果一个系统需要几十万 LUT、HBM、高速 SerDes、PCIe Gen5 和大量 DSP，购买高端 FPGA 同样更加现实。
eFPGA 最适合的是：
已经准备开发 ASIC。
产品量比较大。
只需要部分 Programmable Logic。
希望减少外部 FPGA。
或者希望 ASIC Manufacturing 后仍然拥有 Hardware Flexibility。
因此 eFPGA 和独立 FPGA 是互补关系，而不是简单替代关系。
ADICSYS 的商业模式
ADICSYS 的商业模式更接近 Semiconductor IP Company，而不是传统 FPGA Manufacturer。
Synopsys 和 Cadence 授权 Interface IP。
很多 RISC-V 企业授权 Processor Core。
ADICSYS 则授权：
Programmable Logic IP。
客户最终生产出来的芯片可能根本没有“ADICSYS”品牌。
消费者甚至不知道芯片内部包含 ADICSYS eFPGA。
但是芯片中的一部分 Programmable Fabric 和相关 FPGA Compiler 来自 ADICSYS。
这正是 Semiconductor IP Business 的特点。
ADICSYS 当前的技术优势
ADICSYS 最有辨识度的优势可以归纳为几个方面。
首先是 Synthesizable RTL。
eFPGA 可以进入普通 SoC RTL Flow。
第二是 Standard-Cell Architecture。
有利于 Foundry 和 Process Portability。
第三是 Customization。
客户可以调整 LUT 数量、Architecture、Routing Density、面积和功耗目标。
第四是 完整 Tool Chain。
Acompile 可以完成 RTL 到 FPGA Bitstream 的编译过程。
第五是 Manufacturing Test Support。
BIST 能够帮助客户验证量产 Silicon 中的 Programmable Fabric。
第六是 Soft IP 与 Hard IP 都可以提供。
客户可以根据自己的 ASIC Design Capability 选择合适的交付模式。
ADICSYS 面临的挑战
eFPGA 市场虽然具有潜力，但竞争并不少。
目前相关企业和技术包括：
Achronix Speedcore。
Flex Logix。
QuickLogic eFPGA。
以及其他可编程逻辑 IP 供应商。
ADICSYS 还必须面对另一个现实问题：很多 SoC 企业可能宁愿直接使用成熟独立 FPGA，而不愿增加 ASIC Integration Risk。
因此 eFPGA 是否有价值，最终取决于具体应用。
它必须能够证明：
节省的芯片和 PCB 成本大于增加的 ASIC Area。
软件工具足够稳定。
FPGA Timing 可以收敛。
Manufacturing Test 可以完成。
Bitstream Loading 可靠。
客户能够长期维护工具链。
只有这些条件全部成立，eFPGA 才能真正进入大规模商业 SoC。
ADICSYS 与传统 FPGA 企业最根本的区别
传统 FPGA 企业解决的问题是：
“我需要一颗可以编程的芯片。”
ADICSYS 解决的问题则是：
“我已经准备设计一颗 ASIC，但希望其中一部分硬件在制造以后仍然可以编程。”
这是两个完全不同的市场。
AMD Xilinx、Intel Altera、Lattice 和 Microchip 的主要产品是一颗颗 FPGA Device。
ADICSYS 的核心产品则是一块块 可以进入客户 Silicon 的 FPGA Fabric。
所以，如果把 ADICSYS 与传统 FPGA 公司直接比较产品型号数量、最大 LUT、SerDes 数量或者封装选择，会失去重点。
它真正应该比较的是：
eFPGA Area Efficiency。
Process Portability。
ASIC Integration Difficulty。
Compilation Tool。
Customization。
Verification。
Manufacturing Test。
以及 Tape-Out Risk。
ADICSYS 在 FPGA 产业中的位置
FPGA 产业正在出现一种很明显的分化。
第一类是传统独立 FPGA：
Lattice。
Microchip。
第二类是高可靠和 Space FPGA：
Frontgrade。
Microchip。
第三类是开放 FPGA 和新型 FPGA Architecture：
第四类则是 Embedded FPGA：
Achronix Speedcore。
Flex Logix。
ADICSYS。
ADICSYS 显然属于第四类，而且是其中非常强调 Soft Synthesizable eFPGA 的技术企业。
总结
ADICSYS 是一家法国 Embedded FPGA 和 Programmable Logic IP 企业，成立于 2011 年，目前属于 EASii IC 体系。
公司并不主要销售传统独立 FPGA 芯片，而是向 ASIC 和 SoC 企业提供 Synthesizable Programmable Core，也就是可综合 eFPGA IP。
ADICSYS 最大的技术特点，是把 FPGA Fabric 建立在 Standard Cell 和普通 ASIC RTL Design Flow 上。
客户可以获得 Synthesizable Verilog RTL、Constraint、Acompile FPGA Compilation Software、Bitstream Loader 和 BIST，并可以根据需要获得 GDSII、OpenAccess 或 Milkyway 等物理实现。
其 Programmable Core 可以根据项目需求调整 FPGA 的尺寸、Aspect Ratio、LUT Count、LUT Architecture、Routing Density、Area、Performance 和 Power Target，而不是要求所有客户使用完全相同的固定 FPGA Device。
ADICSYS 较早公开的 SPC 架构资料显示，这套技术可以从几百 LUT 扩展到大型 Embedded FPGA，并允许一颗 ASIC 内部放置多个 Programmable Core；
由于采用 Standard-Cell-Based 方法，其主要设计目标之一就是提高不同 Foundry 和不同 Process Technology 之间的 Portability。
ADICSYS 最合适的定义是：
法国 eFPGA、可综合 FPGA Soft IP、可编程 SoC 与 ASIC Programmable Logic 技术厂商。
如果传统 FPGA 的概念是：
“把程序下载到一颗 FPGA 芯片里面。”
那么 ADICSYS 所代表的技术路线则是：
“先把 FPGA 放进 ASIC，再把不同硬件功能下载到这块 FPGA 里面。”
随着 ASIC 流片成本越来越高、产品生命周期越来越长，而且汽车、工业、通信、航空航天和安全芯片都需要更强的 Post-Silicon Flexibility.
ADICSYS 所代表的 Standard-Cell eFPGA 路线，正在成为传统独立 FPGA 之外值得持续关注的一种可编程逻辑实现方式。