Zero ASIC：开放 eFPGA、Chiplet 与可组合芯片平台厂商
Zero ASIC 是一家总部位于美国马萨诸塞州剑桥的半导体技术企业，主要开发 Embedded FPGA、FPGA Chiplet、可组合 Chiplet 平台以及开放式芯片设计工具。
与 AMD Xilinx、Intel Altera、Lattice Semiconductor 等主要销售独立 FPGA 芯片的厂商不同，Zero ASIC 的技术路线更接近“开放 FPGA + eFPGA IP + Chiplet + 自动化 EDA”.
目标是让 FPGA 不只是 PCB 上的一颗独立芯片，而可以作为 ASIC 内部的可编程模块，或者作为 Chiplet 出现在先进封装系统中。
从 FPGA 产业分类来看，Zero ASIC 与法国 Menta 有一些相似之处，两家公司都高度重视 Embedded FPGA，也就是 eFPGA。
不过 Zero ASIC 更进一步强调开放 FPGA 架构、开放 Bitstream、开放开发工具以及标准化 Chiplet。
公司希望建立一种类似软件行业开放编译器生态的 FPGA 模式，降低传统 FPGA 对单一厂商专有架构和工具链的依赖。
从 Adapteva 到 Zero ASIC
Zero ASIC 的历史实际上比公司名称本身长得多。
公司最早于 2008 年以 Adapteva 名义成立，由 Andreas Olofsson 创办。
Adapteva 当时最著名的技术是 Epiphany Manycore Processor，也就是采用大量小型处理器核心进行并行计算的芯片架构。
Adapteva 曾推出 16 核和 64 核 Epiphany 芯片，并在 2016 年完成 1024 核、16nm Epiphany-V 芯片 Tape-Out。
公司还推出过面向开发者的 Parallella 单板计算机，希望降低并行计算和高性能计算的进入门槛。
2020 年，公司正式从 Adapteva 更名为 Zero ASIC，战略也从 Manycore Processor 转向 Chiplet、自动化芯片设计和开放可编程逻辑。
Zero ASIC 当前把自己的目标描述为降低 ASIC 开发成本和周期，使定制芯片能够像今天组合软件模块一样更加容易地进行设计。
公司公开提出希望通过 Chiplet 和 Design Automation 大幅降低传统 ASIC 开发门槛，不过这种“100 倍降低成本和时间”目前仍然属于公司的长期目标，而不是整个行业已经实现的结果。
Platypus eFPGA
Zero ASIC 在 FPGA 领域最重要的产品是 Platypus Embedded FPGA。
Platypus 是一系列可以集成进入 ASIC 或 SoC 的 eFPGA IP Core。
与传统 FPGA 一样，它包含 LUT、寄存器、可编程 Routing，以及在部分型号中加入的 DSP 和 Block RAM，但 Platypus 本身不是必须作为一颗独立 FPGA 芯片出售，而可以直接成为客户 ASIC 的一部分。
Zero ASIC 在 2025 年 3 月正式发布第一代 Platypus，并把它定义为开放标准 eFPGA 产品。公司强调 Platypus 的三个核心特点：
FPGA Architecture 是开放和标准化的。
FPGA Bitstream Format 是开放源代码的。
FPGA Development Tools 同样采用开放源代码模式。
这一点正是 Zero ASIC 与绝大多数商业 FPGA 企业最不同的地方。
传统 FPGA 厂商通常公开器件数据手册和 HDL 开发环境，但是内部 Routing Architecture、Bitstream Format 以及很多底层实现细节属于厂商专有技术。
Zero ASIC 则希望让 FPGA Architecture、Bitstream 和 Software Tool Chain 都更加开放。
为什么 FPGA Bitstream 开放很重要？
Bitstream 可以理解为 FPGA 的“硬件配置文件”。
工程师写完 Verilog 或 VHDL 后，EDA 软件需要完成 Synthesis、Placement、Routing，然后产生 Bitstream。
Bitstream 最终决定：
哪些 LUT 实现哪些逻辑。
哪些寄存器保存哪些状态。
哪些 Routing Switch 被打开。
Block RAM 如何配置。
DSP 如何连接。
整个 FPGA 最终变成什么数字电路。
很多传统商业 FPGA 的 Bitstream Format 并没有完全公开。
因此第三方很难为这些 FPGA 开发完整的独立工具链，也很难长期维护已经停止支持的器件。
Zero ASIC 认为，开放 Bitstream 可以降低 FPGA Vendor Lock-In，也能让用户长期维护自己的芯片和开发工具。
这对于航天、军工、通信、医疗和工业设备尤其重要，因为这些系统的生命周期可能长达十几年甚至几十年，而 FPGA 产品本身可能在设备仍然服役时已经停产。
Platypus Z1000
Platypus 最早的代表型号是 Z1000。
目前已经实现的 Z1000-GF12LP 使用 GlobalFoundries GF12LP 工艺，拥有 2,048 个 LUT、2,048 个 Register，并提供大量可用于连接 SoC 内部其他模块的逻辑接口。
其 Hard IP Layout 大约只有 1.04mm × 1.04mm。
这意味着 Z1000 并不是为了取代拥有几十万 LUT 的大型 FPGA。
它更加适合替代 SoC 中原本需要一颗小型 CPLD 或低密度 FPGA 才能完成的功能，例如：
接口桥接。
GPIO 控制。
Power Sequencing。
Glue Logic。
状态机。
小型硬件加速。
协议转换。
电机控制。
安全逻辑。
产品后期硬件功能升级。
这些功能如果直接加入 ASIC，会失去可编程能力；如果另外增加一颗 FPGA，又会增加 PCB 面积、功耗和 BOM。
eFPGA 正好位于两者之间。
Platypus 从单一型号发展为产品系列
Zero ASIC 在 2025 年进一步扩大 Platypus 产品线。
除了最初的 Z1000，后续架构加入了更多 LUT、更大的 Array，以及带有 DSP 和 Block RAM 的型号。
公司在 2025 年公布的架构包括 Z1002、Z1010、Z1012、Z1060 和 Z1062 等型号。
其中一些器件采用 4-input LUT，另一些采用 6-input LUT。
加入 DSP 和 BRAM 以后，Platypus 不再只能承担简单 Glue Logic，而开始能够运行更多数字信号处理、Buffer、控制和计算工作负载。
例如 Z1062 架构提供大约 6,656 个 6-input LUT，同时包含 16 个 DSP 和 16 个 Block RAM。
这表明 Zero ASIC 正在逐步把 Platypus 从“小型 eFPGA”发展成一套可选择不同容量和资源组合的可编程逻辑 IP 系列。
Z1015：约 5 万 LUT 的 12nm eFPGA
截至 2026 年，Zero ASIC 最大的 Platypus 产品是 Z1015-GF12LPP。
该产品于 2026 年 6 月进入 General Availability，采用 GlobalFoundries GF12LPP 工艺。官方资料显示，Z1015 提供：
51,840 个 LUT。
63,944 个 Register。
180 个 DSP。
180 个 Block RAM。
其硬核版图面积大约为 4.8mm × 4.8mm。
对于 eFPGA 来说，五万多个 LUT 已经不是简单的小型 Glue Logic。
这个规模已经可以实现较复杂的控制器、通信模块、DSP 运算、RISC-V Soft CPU，以及各种专用数字硬件。
Zero ASIC 同时表示，Z1015 是其正在开发的异构 FPGA Chiplet 的核心 FPGA Hard IP。
这说明 Platypus 正在从“ASIC 内部的 eFPGA”进一步扩展到“独立 FPGA Chiplet”。
什么是 eFPGA？
Embedded FPGA，也就是 eFPGA，可以简单理解为：
把 FPGA Fabric 直接放到 ASIC 或 SoC 内部。
传统系统可能包含：
CPU。
ASIC。
FPGA。
各种 Interface Chip。
这些器件通过 PCB 连接。
如果 FPGA 功能比较小，可以把它变成 eFPGA，直接集成进入 ASIC。
例如一颗网络 SoC 可以包含：
RISC-V CPU。
Ethernet MAC。
DDR Controller。
AI Accelerator。
Platypus eFPGA。
如果几年以后网络协议发生变化，只修改 eFPGA Bitstream 即可，而不是重新设计整个 ASIC。
eFPGA 可以减少 FPGA Obsolescence 问题
FPGA Obsolescence，也就是 FPGA 停产，是 Zero ASIC 特别强调的问题之一。
很多工业、军工、医疗、通信和航空航天系统寿命非常长。一套设备可能设计运行 20 年甚至 30 年。
但 FPGA 行业更新速度很快。一个 FPGA Family 可能在设备生命周期结束之前就已经停产。
如果原来的 FPGA 停产，设备厂商可能不得不：
寻找库存器件。
购买价格越来越高的旧 FPGA。
重新设计 PCB。
重新移植 HDL。
重新认证整个系统。
极端情况下还可能面临假冒芯片问题。
如果 FPGA Architecture、Bitstream 和 Tool Chain 全部开放，那么即使原来的制造工艺停止，理论上也更容易把 FPGA Architecture 移植到另外一个工艺或者新的 Chiplet 上。
这也是 Zero ASIC 推动 Open FPGA Standard 的核心理由之一。
Logik 开源 FPGA 工具链
Zero ASIC 不只是开发 FPGA Fabric，还开发自己的开放 FPGA 工具链 Logik。
Logik 是基于 SiliconCompiler 构建的自动化 RTL-to-Bitstream FPGA Tool Chain。工程师可以输入 RTL、Timing Constraint 和 Device Configuration，然后自动完成 FPGA 编译流程。
Logik 可以整合：
SystemVerilog。
Verilog。
VHDL。
Yosys。
Wildebeest。
VPR。
GHDL。
Verilator。
FASM Bitstream Generation。
以及 SiliconCompiler 的 Build Automation。
从功能上看，它对应的就是传统 FPGA 厂商的 Vivado、Quartus、Radiant 或 Libero。
但最大的区别是 Logik 本身采用开放源代码方式开发。
SiliconCompiler
Logik 底层的另一个重要项目是 SiliconCompiler。
SiliconCompiler 是 Zero ASIC 开发的开放源代码 Hardware Build System，可以把芯片设计流程中多个 EDA Tool 串联起来。
Zero ASIC 把它形容成类似软件领域的“Make for Silicon”。
工程师可以通过 Python API 定义 Design、Target、Constraint 和 Tool Flow，然后由 SiliconCompiler 自动运行整个芯片设计流程。
传统芯片设计常常需要大量 Shell Script、TCL Script 和手工配置不同 EDA 软件。
SiliconCompiler 希望把这些流程统一成更加自动化和可重复的 Build System。
这种思想实际上贯穿 Zero ASIC 的整个公司战略：不仅 FPGA 应该开放和标准化, 芯片设计工具本身也应该更加自动化。
Wildebeest FPGA Synthesis
Zero ASIC 在 2025 年又推出了 Wildebeest FPGA Synthesis Engine。
Wildebeest 建立在成熟的 Yosys 平台上，并增加新的 Logic Optimization Algorithm，重点提高 FPGA 综合后的 Quality of Results，也就是 QoR。
综合器需要把 RTL 转换成 LUT、Register、DSP、RAM 等 FPGA Resource。
这个阶段做得好不好，会直接影响：
FPGA 使用多少 LUT。
Critical Path 多长。
最高 Clock Frequency。
功耗。
是否能够成功 Place and Route。
因此 FPGA EDA 的竞争不仅发生在芯片本身，也发生在 Synthesis Algorithm。
Zero ASIC 希望通过 Wildebeest 证明开放源代码 FPGA 工具也可以逐步达到商业 FPGA 工具的水平。
不过 Zero ASIC 关于 Wildebeest 性能领先的说法主要来自公司自己的 Benchmark，因此具体 QoR 仍然应该根据不同设计和不同 FPGA Architecture 分别验证。
FPGA Tool Chain 开放意味着什么？
软件行业今天已经普遍使用 GCC、LLVM、Linux、Clang 和各种开放工具。
但 FPGA 行业仍然高度 Vendor-Specific。
如果工程师从 Xilinx FPGA 换成 Intel FPGA，不只是更换芯片。
通常还需要更换：
EDA Software。
IP Core。
Constraint Format。
Debug Tool。
Bitstream。
Device Library。
甚至设计流程。
Zero ASIC 希望把 FPGA 逐步变成一种更加标准化的 Hardware Platform。
从这个角度看，Platypus 的理念与 RISC-V 有一些相似。
RISC-V 希望开放 CPU Instruction Set。
Zero ASIC 则希望开放 FPGA Architecture、Bitstream 和 Tool Chain。
“RISC-V for FPGA”理念
Zero ASIC 曾经直接用类似“我们需要一个 FPGA 领域的 RISC-V”的方式解释 Platypus 的意义。
这个比喻比较容易理解。
传统 CPU ISA 长期由少数企业控制，而 RISC-V 提供了一套开放 Instruction Set Architecture。
任何芯片企业都可以设计自己的 RISC-V Processor。
同样，如果 FPGA Architecture 和 Bitstream 完全开放，不同企业未来也可能基于同一个标准 FPGA Architecture：
制造不同工艺的 FPGA。
制造 Radiation-Hardened FPGA。
制造 Automotive FPGA。
制造 FPGA Chiplet。
制造 eFPGA。
这样 FPGA 就不再完全依赖某一家公司的独有架构。
当然，这个目标目前仍然处于很早的发展阶段，与已经形成巨大生态的 RISC-V 还不能直接相比。
FPGA Chiplet
Zero ASIC 的另一个重要方向是 FPGA Chiplet。
传统 FPGA 是一颗完整芯片。
eFPGA 则直接集成进入 ASIC。
FPGA Chiplet 位于两者之间。
它把 FPGA Fabric 制作成一颗较小 Die，然后通过先进封装与 CPU Chiplet、Memory Chiplet、AI Accelerator 和 I/O Chiplet 组合。
这样客户不需要把 eFPGA 直接集成进自己的 ASIC，也不需要在 PCB 上增加一颗大型独立 FPGA。
FPGA 可以成为封装内部的一个可编程模块。
Zero ASIC 已经明确表示，其 Z1015 eFPGA Hard IP 是公司未来 Heterogeneous FPGA Chiplet 的核心。
EBRICK Chiplet
Zero ASIC 把标准化 Chiplet 称为 EBRICK。
EBRICK 使用标准接口和标准尺寸，希望不同类型的 Chiplet 可以像电子积木一样安装到通用 Silicon Interposer 上。
公司规划和开发的 EBRICK 类型包括：
RISC-V CPU。
Machine Learning Accelerator。
FPGA。
I/O。
以及客户自己的 Custom RTL Chiplet。
用户可以选择不同 EBRICK，再把它们组合成一个定制 System-in-Package。
这与传统 ASIC 完全不同。
传统 ASIC 是先设计一整颗芯片，然后流片。
Zero ASIC 希望未来可以直接从“已经制造好的 Chiplet 库”选择模块，再组成新的芯片系统。
RISC-V 与 Zero ASIC
Zero ASIC 与 RISC-V 有很深的技术联系。
公司早期已经完成过 12nm RISC-V CPU Chiplet Tape-Out，并把 RISC-V CPU 列为标准 Chiplet 平台的重要组成部分。
CPU + FPGA 是一个非常自然的组合。
RISC-V CPU 运行 C/C++、Linux 或实时软件。
FPGA Fabric 负责：
高速并行处理。
硬件接口。
特殊协议。
DSP。
硬件加速。
实时逻辑。
如果未来算法发生变化，可以修改 FPGA，而不需要重新制造 CPU。
因此 Zero ASIC 的长期架构实际上不仅是 FPGA，而是 RISC-V + FPGA + AI Accelerator + Chiplet Interconnect 的组合。
UMI：Universal Memory Interface
Zero ASIC 还开发了 Universal Memory Interface，简称 UMI。
UMI 是公司为 Chiplet 和 SoC 设计的一套开放接口协议，用于在 CPU、Memory、Accelerator 和其他 Chiplet 之间传输数据。
Zero ASIC 的 Custom EBRICK 示例就使用 UMI 作为标准接口。
建立标准 Chiplet 最大的问题之一就是 Interface。
如果每家公司设计的 Chiplet 都使用完全不同的 Protocol 和 Physical Interface，那么不同厂商的 Chiplet 很难真正混合。
因此 Chiplet 生态不仅需要“小芯片”，还必须建立统一的通信方式。
UCIe
除了自己的 UMI，Zero ASIC 同样积极参与 UCIe。
UCIe 全称 Universal Chiplet Interconnect Express，是 Intel、AMD、Arm、TSMC、Samsung 和其他大型半导体企业共同推动的 Chiplet Interconnect Standard。
Zero ASIC 已加入 UCIe Consortium，并且开发过基于开放 EDA Tool 完成的低复杂度 UCIe Prototype。
如果 UCIe 最终成为类似 PCIe 的 Chiplet 标准接口，那么 FPGA Chiplet 就有机会成为一种可重复使用的标准化硬件模块。
eFabric Active Interposer
Zero ASIC 的 Chiplet Platform 中还有一个重要概念叫 eFabric。
eFabric 是一种 Active 3D Silicon Substrate，也就是具有主动互连功能的硅基底。
传统 Chiplet 通常放在 Interposer 上，通过固定布线互相连接。
Zero ASIC 希望 eFabric 本身拥有更灵活的网络互连，使不同 Chiplet 可以被标准化放置和连接。
这种模式有点像计算机主板。
更换一个模块时不需要重新设计整个系统。
Zero ASIC 希望最终把类似思想搬进芯片封装内部。
Switchboard 数字孪生与仿真
Zero ASIC 还开发了 Switchboard 等 Digital Twin 和 Hardware Simulation 技术。
工程师可以在真正制造 Chiplet 之前，在软件或者 FPGA Emulation 环境中组合不同 CPU、Memory、FPGA 和 I/O Module，然后运行真实程序测试系统行为。
这对于降低 Chiplet 开发风险非常重要。
芯片一旦制造完成，修改成本非常高。
如果设计人员可以先在 FPGA 上构建整个虚拟 SoC，再运行 Linux、Driver 和 Application，就可以在 Tape-Out 之前发现大量系统问题。
PackageCompiler
Zero ASIC 在 2026 年又发布 PackageCompiler。
PackageCompiler 是面向 Chiplet 和先进封装的自动化 Package Design Tool。
它可以根据 Specification 自动生成 Packaging Layout，并支持 3D Silicon、Interposer、Substrate、Bump 和 Routing Design。
传统先进封装设计仍然包含大量人工 Layout 工作。
Zero ASIC 希望把 Package Design 也变成一个 Compilation Problem：
输入 Specification。
Compiler 自动 Placement。
自动 Routing。
自动验证。
最后输出 Manufacturing-Ready Layout。
这与 SiliconCompiler 自动化芯片内部设计属于同一种思路。
Tardigrade ASIC Synthesis
2026 年 7 月，Zero ASIC 又发布了 Tardigrade ASIC Synthesis Engine。
公司的长期方向已经非常清楚：
SiliconCompiler 自动管理芯片设计流程。
Wildebeest 负责 FPGA Synthesis。
Logik 负责 FPGA RTL-to-Bitstream。
Tardigrade 面向 ASIC Synthesis。
PackageCompiler 面向 Advanced Packaging。
Platypus 提供 FPGA Architecture。
Chiplet Platform 则负责把所有模块组合起来。
因此 Zero ASIC 并不是简单开发“一款 FPGA”。
它试图建立一整套从 RTL 到 FPGA、ASIC、Chiplet 和 Package 的开放自动化基础设施。
FPGA Obsolescence 市场
Zero ASIC 的 Platypus 特别适合一个传统 FPGA 企业很少重点宣传的市场：FPGA Replacement 和 Obsolescence Management。
例如一台 20 年前设计的工业设备使用一颗已经停产的 FPGA。
传统解决办法是寻找库存器件，或者把 HDL 移植到另一颗 FPGA。
但不同 FPGA 的 Architecture、Pinout 和 Tool Chain 都不同。
重新设计可能非常昂贵。
如果未来存在多家厂商实现同一个开放 FPGA Architecture，那么系统厂商可以更容易地长期维护产品。
这对于：
国防。
航空航天。
医疗。
铁路。
核电。
通信基础设施。
工业自动化。
都有潜在价值。
Hardware Security
开放 FPGA 也可以应用于 Hardware Security。
很多安全系统希望确认 Bitstream 到底做了什么。
如果 FPGA Architecture 和 Bitstream Format 完全不透明，独立安全审计会更加困难。
开放 Architecture 可以让安全团队更加深入地验证硬件配置。
另一方面，FPGA 仍然保留可更新能力。
如果密码算法未来发生变化，可以重新配置 FPGA，而不必重新设计 ASIC。
因此 eFPGA 可以用于：
Root of Trust 周边逻辑。
Post-Quantum Cryptography。
协议过滤。
Security Monitor。
Hardware Firewall。
可升级加密模块。
工业和汽车应用
Platypus 的另一个潜在市场是工业和汽车。
这些设备通常生命周期很长。
一颗汽车 MCU 或工业 SoC 可能需要供应十年以上。
但外围接口、通信协议、安全标准却不断变化。
如果 SoC 内部存在一块 eFPGA，就可以在产品已经量产以后继续更新部分硬件。
例如：
加入新型 Sensor Interface。
修改 Motor Control Logic。
增加工业通信协议。
修改 Safety Monitor。
替换已经停产的 CPLD。
这种应用不需要几十万 LUT，却非常重视长期可维护性。
Zero ASIC 与 Menta 的区别
Zero ASIC 与 Menta 都开发 eFPGA，但技术战略并不完全相同。
Menta 更强调：
Standard-Cell eFPGA。
Foundry Portability。
Soft IP 和 Hard IP。
面向 ASIC 企业授权可编程逻辑。
Zero ASIC 则特别强调：
Open FPGA Architecture。
Open Bitstream。
Open FPGA EDA。
Composable Chiplet。
Active Interposer。
FPGA Chiplet。
自动化 Silicon Design。
因此 Menta 更像一家成熟的 eFPGA IP Provider，而 Zero ASIC 的目标范围更大，希望同时改变 FPGA Architecture、EDA 和 Chiplet System Design。
与传统 FPGA 厂商的区别
AMD Xilinx、Intel Altera、Lattice 和 Microchip 的商业模式主要是：
设计 FPGA。
制造 FPGA。
销售 FPGA 芯片。
提供专用 EDA Tool。
Zero ASIC 当前更多采用：
设计开放 FPGA Architecture。
授权 eFPGA Hard IP。
开发 FPGA Chiplet。
开发开放工具链。
开发自动化 ASIC/Chiplet 平台。
因此 Zero ASIC 并不是传统 FPGA 市场上简单增加的“第五家或者第十家 FPGA 芯片厂”。
它实际上试图改变 FPGA 应该以什么形式存在。
Zero ASIC 最值得关注的三个方向
Zero ASIC 第一个值得关注的方向是 Platypus Open eFPGA。
如果开放 FPGA Architecture、Bitstream 和 Tool Chain 能够形成成熟生态，那么 FPGA 市场可能出现类似 RISC-V 的标准化趋势。
第二个方向是 FPGA Chiplet。
Z1015 已经达到大约 5 万 LUT，并加入大量 DSP 和 BRAM，使 FPGA Chiplet 从概念逐步接近实际可用产品。
第三个方向则是 Chiplet Design Automation。
SiliconCompiler、Logik、Wildebeest、Switchboard、PackageCompiler 和 Tardigrade 等工具说明，Zero ASIC 真正想做的不只是 FPGA，而是让定制芯片设计从今天高度人工化的工程项目变成一种更加自动化的“编译过程”。
总结
Zero ASIC 是一家非常特别的美国 FPGA、eFPGA 和 Chiplet 技术企业。
公司前身 Adapteva 成立于 2008 年，曾经开发 Epiphany Manycore Processor 和 Parallella 开发平台；
2020 年公司更名为 Zero ASIC，并把战略重点转向开放 FPGA、Chiplet 和自动化 ASIC 设计。
公司目前 FPGA 技术的核心是 Platypus eFPGA。
第一代 Z1000-GF12LP 提供 2,048 LUT 和 2,048 Register，面积约 1mm²；
2026 年进入量产供应阶段的 Z1015-GF12LPP 已经扩展到 51,840 LUT、63,944 Register、180 DSP 和 180 Block RAM，面积约 4.8mm × 4.8mm。
Zero ASIC 最大的技术特色并不是单纯增加 LUT，而是坚持：
开放 FPGA Architecture。
开放 Bitstream Format。
开放 FPGA Development Tools。
其 Logik、Wildebeest 和 SiliconCompiler 等项目共同组成开放 FPGA 设计工具链，而公司进一步通过 eFabric、EBRICK、UMI、UCIe、Switchboard 和 PackageCompiler 把 FPGA 纳入可组合 Chiplet 平台。
Zero ASIC 最适合定义为：
美国 Open FPGA、eFPGA IP、FPGA Chiplet 与可组合半导体平台厂商。
如果传统 FPGA 企业代表的是：“做一颗可以反复编程的芯片。”
那么 Zero ASIC 所代表的方向更接近：
“把 FPGA 变成一种开放、标准化、可以嵌入 ASIC，也可以作为 Chiplet 任意组合的硬件模块。”
这条路线目前仍处于发展早期，但如果 Chiplet、开放 EDA 和开放硬件继续成熟，Zero ASIC 所推动的 Open FPGA + eFPGA + Chiplet 模式，可能成为传统独立 FPGA 之外非常值得关注的一条可编程逻辑发展路线。