Verilog 语言编写深入探讨

在Verilog程序设计中，关于模块，always过程，并行赋值语句，函数及task调用等等。如何声明，调用，嵌套及赋值等一系列问题，初学者往往无所适从。关于wire，reg类型的声明，初始化及赋值等也有一系列的问题需要注意。本文对上述提到的相关问题进行深入讨论。希望读者在理解之后举一反三，做到正确使用Verilog语法规则，使得代码清晰，简洁，准确。

1. 模块（module）的组织与正确使用

模块（module）是verilog工程的基础，所有的verilog程序都是在module中进行编写的，少量的宏定义可以在模块之外。一个文件可以只包含一个模块，也可以是一个文件包含多个模块。一个模块不能分离存储到不同的文件中。

1）通常情况下一个文件（*.v）中包含一个module。但也可以在同一个*.v 文件中，同时存在2个或者多个 module 模块。module 的格式请参考：Verilog 模块与端口。

2）在文件中，module 级别是最高一级的，其他的如always，initial，并发赋值等只能在module 模块下进行编写和使用。和module 同一级别的verilog语法声明也包括timescale, include, define 等宏定义，如例1所示。


例1：





// MACRO can be defined outside module
`timescale 1ns/1ps  
`include "test.v"
`define PPP      
module aaa
(
input clk,
input xxxx,
output kkk
);
reg [4:0] ttt;
wire [2:0] uuu;
// MACRO can be also defined inside module
`include "debug.v"
`define BBB
awlays @ (posedge clk)
begin
....
end
always @ (*)
begin
....
end
assign kkk = ...;
assign uuu = ...;
endmodule
module bbb
(
...
);
....
endmodule




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// MACRO can be defined outside module
 
`timescale 1ns/1ps  
 
`include "test.v"
 
`define PPP      
 
module aaa
(
     input clk,
     input xxxx,
     output kkk
);
 
reg [4:0] ttt;
wire [2:0] uuu;
 
// MACRO can be also defined inside module
`include "debug.v"
`define BBB
awlays @ (posedge clk)
begin
    ....
end
 
always @ (*)
begin
    ....
end
 
assign kkk = ...;
assign uuu = ...;
 
endmodule
 
module bbb
(
    ...
);
  ....
endmodule






3）module 和 module是同一级别的。 Verilog 语法中module 模块中不能再嵌套定义module了， 虽然Systemverilog 可以嵌套定义，但也有规则限制。
例2：





module aaa
(
....
);
.....
//ERROR: module nested define is not allowed in Verilog
module bbb
(
...
);
...
endmodule
ccc  ccc_inst
(
.d (),
.c ()
);
endmodule




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module aaa
(
    ....
);
.....
 
//ERROR: module nested define is not allowed in Verilog
module bbb
(
    ...
);
   ...
endmodule
 
ccc  ccc_inst
(
     .d (),
     .c ()
);
 
endmodule





 
从例1，例2的使用可以看出：

- module 和 include 是同一级别的，即 include可以写在module 模块之外。当然， include也可以写在模块内部。
- module 和 define 是同一级别的，即 define可以写在module 模块之外。当然， define也可以写在模块内部。
- module 和 timescale是同一级别的，即 timescale可以写在module 模块之外。当然， timescale也可以写在模块内部。但是很少将timescale写在module 内部声明。
相关文章：

第一级	第二级	第三级
module
	wire声明
	reg声明
	task 声明
	function 声明	不能使用 #10；不能使用always@(posedge)等时序逻辑
	generate
	`define`	可以定义端口数量，改变端口声明
	include
	`timescale`
	parameter	可以定义端口宽度
	localparam
	always	不能使用使用initial,assign, 模块声明，例化，不能声明function, 但可以调用function
	initial	不能使用使用always, assign, 模块声明，例化，不能声明function, 但可以调用function
	assign	不能包括begin .... end, 只能使用逻辑，关系，等式，位操作等运算符
	IP, primitive 例化
	module 例化
timescale
`define`
include

2. 仿真文件编写

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