Panmnesia：CXL Memory、内存池化与下一代 AI 存储互连企业
Panmnesia 是一家韩国 AI 数据中心高速互连和 CXL Memory 技术企业，成立于 2022 年，由韩国科学技术院 KAIST 教授 Myoungsoo Jung 与多名 KAIST 硕士、博士研究人员共同创立。
公司采用 Fabless，也就是无晶圆厂半导体企业模式，重点研发 CXL Controller、CXL Fabric Switch、Retimer、Memory Pooling、Composable Infrastructure 以及面向 AI 数据中心的高速 Link Solution。
与 SK hynix、Samsung、Micron 等直接制造 HBM 和 DRAM 颗粒的企业不同，Panmnesia 本身并不制造传统存储颗粒，它解决的是另外一个越来越关键的问题：怎样让 CPU、GPU、AI Accelerator 和大量 DRAM 以内存方式高速连接、扩展和共享。
因此，在 AI Memory 产业中，Panmnesia 更准确的定位是：CXL Memory、Memory Pooling、AI Memory Fabric 和高速 AI Interconnect 企业。
Panmnesia 为什么属于 AI Memory 企业
现代 AI 系统不仅需要更快的 GPU，也需要越来越大的内存容量。
大型语言模型运行时，需要保存模型参数、Activation、中间计算结果以及 KV Cache。
随着模型参数增加、上下文越来越长，同时使用 AI 服务的用户越来越多，GPU 周围的 HBM 容量很容易成为瓶颈。
HBM 的速度非常快，但是容量有限，而且价格和先进封装成本都很高。
因此 AI 数据中心开始建立更加复杂的 Memory Hierarchy，也就是“存储层次结构”。
例如：
GPU 周围 HBM。
服务器 DDR5。
CXL Memory。
NVMe SSD。
Panmnesia 主要进入其中的 CXL Memory 和共享内存层。
它并不制造 DDR5 本身，而是提供 Controller、Switch 和软件，让大量 DDR5 Memory 可以通过 CXL 接入 CPU、GPU 和 AI Accelerator，从而扩大整个 AI 系统能够使用的内存容量。
什么是 CXL
CXL 是 Compute Express Link 的缩写，是一种面向 CPU、GPU、AI Accelerator 和 Memory Device 的高速互连标准。
传统服务器中的 DDR5 通常直接连接 CPU 自己的 Memory Controller。
简单来说 CPU → DDR5 这种结构速度很快，但是 CPU 能提供多少 Memory Channel 是有限的。
如果服务器已经把所有 DIMM 插槽插满，再想增加内存就比较困难。
CXL 提供了新的方式：
CPU → CXL → CXL Memory Controller → DDR5
这样就可以在传统内存通道之外增加新的 DRAM。
CXL 还支持 CXL.mem、CXL.cache 和 CXL.io 等协议，因此它不仅能够传输普通 I/O 数据，也可以让处理器以更加接近访问内存的方式访问外部 Memory Device。
什么是 CXL Memory
HBM、DDR5、LPDDR 都是具体的存储器技术。
CXL 更像是一种“怎样连接和使用这些内存”的技术。
一个 CXL Memory Expander 内部仍然可以使用普通 DDR5 DRAM。
例如：CPU→ CXL→ Memory Expander→ DDR5。Memory Expander 可以理解成“内存扩展设备”。
这样 CPU 就可以使用本来无法直接安装在 CPU Memory Channel 上的额外内存。
Panmnesia 的核心技术之一，就是让这种 CXL Memory Expansion 能够做到更低延迟、更大规模和更加灵活。
Memory Expansion 是什么
Memory Expansion 就是“内存扩展”。
假设一台服务器原本只能安装 1TB DDR5。
某个大型 AI 工作负载却需要 2TB。
传统方法可能需要换 CPU、换主板或者增加服务器。
CXL 的办法是增加一个外部 Memory Expander。
这样系统可能变成：
本地 DDR5：1TB
CXL Memory：额外 1TB
总共：2TB
应用程序仍然可以把 CXL Memory 作为内存使用，而不需要像访问 SSD 那样经过完整 File System 和 Storage Stack。
这也是为什么 CXL 被认为是连接 DRAM 和 AI Processor 的重要下一代技术。
什么是 Memory Pooling
Panmnesia 更重要的方向之一，是 Memory Pooling，也就是内存池化。
传统数据中心中，每台服务器的内存通常属于自己。
例如：
Server A 有 1TB。
Server B 有 1TB。
Server C 有 1TB。
如果 Server A 只使用 300GB，而 Server B 已经用完自己的 1TB，那么 Server B 通常不能简单拿走 Server A 剩余的 700GB。
这会造成大量 Stranded Memory，也就是“闲置但无法被其他服务器利用的内存”。
Memory Pooling 希望把一部分 DRAM 建成公共资源：
Server A
Server B
Server C
↓
CXL Fabric
↓
Memory Pool
然后由系统根据应用需要动态分配。
某个 AI 工作负载需要更多内存时，就分配更多。
任务结束以后，再把这些 Memory Capacity 释放回资源池。
Panmnesia 将 Resource Expansion、Pooling 和 Sharing 作为其整个 CXL Fabric 体系的重要能力。
什么是 CXL Controller
CXL Controller 是 Panmnesia 最核心的技术之一。
Controller 可以理解成“协议控制器”。
它负责让 CPU、GPU、AI Accelerator 或 Memory Device 能够正确理解和发送 CXL 数据。
例如一颗 AI Accelerator 想使用外部 CXL Memory，内部必须有一个能够理解 CXL.mem 的 Controller。
Panmnesia 已经开发自己的 CXL Controller IP。
IP 是 Intellectual Property 的缩写，在芯片行业中可以理解成“已经设计好的芯片功能模块”。
AI 芯片企业不一定需要从零开始开发 CXL Controller，可以授权 Panmnesia 的设计并集成到自己的 CPU、GPU、NPU 或 AI Accelerator 中。
Panmnesia 当前公布的新一代 Link Controller IP 路线已经延伸到 PCIe 7.0 / CXL 4.0，标称最高支持 128GT/s、最多 16 Lane，同时支持 CXL.io、CXL.mem 和 CXL.cache。
公司公布的产品目标是把 Round-Trip Latency，也就是往返延迟，控制在 100 纳秒以内。具体性能仍然取决于最终系统配置。
什么是 Latency
Latency 就是“延迟”。
带宽和延迟是两个不同概念。
Bandwidth，也就是带宽，表示一秒能够传输多少数据。
Latency 则表示发出一个请求以后，需要等待多久才能得到结果。
即使一条连接带宽非常大，如果每次读取内存都要等待很久，GPU 仍然可能停止计算等待数据。
所以 Panmnesia 在 CXL Controller 和 Switch 上一直非常强调低延迟。
公司在已经制造出的 CXL Controller Silicon 上展示了两位数纳秒级别的往返延迟，并继续通过新的 Controller Architecture 减少协议层之间的同步开销。
CXL Switch 是什么
如果只有一颗 CPU 和一个 CXL Memory Device，可以直接连接。
但是未来 AI 数据中心可能需要：
多颗 CPU。
几十颗 GPU。
大量 CXL Memory Expander。
大量 AI Accelerator。
这时就需要 Switch。
Switch 可以理解为“高速交换中心”。
结构可能变成：
CPU / GPU / AI Accelerator
↓
CXL Switch
↓
Memory A / Memory B / Memory C / Memory D
这样一个 Processor 就可以访问多个 Memory Device，而多个 Processor 也可以通过 Fabric 使用共享资源。
Panmnesia 已经开发自己的 PanSwitch CXL Fabric Switch。
PanSwitch
PanSwitch 是 Panmnesia 面向 AI 数据中心开发的高速 CXL Fabric Switch。
公司目前公布的 PanSwitch 支持 PCIe 6.4 和 CXL 3.2，最高数据速率达到 64GT/s，并可以提供最高 256 Lane。
这里的 Lane 可以理解成一条高速数据通道。Lane 越多，一颗 Switch 能同时连接的高速设备就越多。
256 Lane 意味着一颗大型 Switch 可以连接大量 CPU、GPU、Memory Expander 和 AI Accelerator，非常适合 Rack-Scale AI，也就是“机架级人工智能系统”。
什么是 PBR
Panmnesia 的 CXL Switch 一个非常重要的技术叫 PBR。PBR 是 Port-Based Routing 的缩写，也就是“基于端口的路由”。
传统 PCIe 和早期 CXL 通常采用比较明显的层级结构，也就是 Tree Topology，树状拓扑。
例如：
CPU
↓
Switch
↓
Device
PBR 则允许系统按照设备对应的 Port ID 进行数据路由，因此可以建立更加灵活的连接拓扑。
不一定所有设备都严格按照一棵树排列。它们可以形成更加复杂的 Fabric。
这对于未来拥有数百甚至数千设备的 AI 数据中心非常重要。
2026 年，Panmnesia 已经提供 PCIe 6.4 / CXL 3.2 Fusion Switch 的预发布 Silicon。
公司表示该芯片完整支持 CXL 3.2 的 Port-Based Routing，并支持 Switch Cascading，也就是多颗交换芯片级联。
Switch Cascading 有什么作用
Cascading 就是把多颗 Switch 一层层连接。
例如：
Switch A
↓
Switch B
↓
Switch C
如果一颗 Switch 只能连接几十个设备，多颗 Switch 级联以后就可以连接数百、数千甚至更多设备。
Panmnesia 希望利用这种架构，把多个服务器机架中的 CPU、GPU、Memory 和 Accelerator 连接成一个大型 CXL Fabric。
这正是传统单服务器架构向 Rack-Scale AI 和 Composable Infrastructure 发展的重要方向。
什么是 Composable Infrastructure
Composable Infrastructure 可以翻译成“可组合基础设施”。
传统服务器是一台固定机器：
CPU 固定。
Memory 固定。
GPU 固定。
SSD 固定。
如果 Memory 不够，即使 CPU 和 GPU 还有大量空闲资源，也可能必须购买另外一台服务器。
Composable Infrastructure 希望把这些资源拆开：
CPU Pool。
GPU Pool。
Memory Pool。
Storage Pool。
然后根据工作负载临时组合。
例如某个任务需要 8 颗 GPU + 2TB Memory，另一个任务需要 2 颗 GPU + 8TB Memory。系统就动态建立不同组合。任务结束以后，资源再次释放。
这种架构理论上能够提高昂贵 GPU 和 DRAM 的利用率，并减少数据中心的 CAPEX 和 OPEX，也就是资本支出和运营支出。
PanFabric
Panmnesia 把自己的下一代 AI Fabric 设计和管理方案称为 PanFabric。
PanFabric 不只是单颗 Switch，而是把高速交换芯片、Network Topology、Traffic Engineering 和资源管理结合起来。
它的目标是让大量 CPU、GPU 和 Memory 组成可扩展的 AI Fabric。
Panmnesia 表示，PanFabric 利用最高 256-Lane Switch，可以进一步连接大量系统设备，并支持 Compute 和 Memory 的 Disaggregation、Expansion、Pooling 和 Sharing。
什么是 Disaggregated Memory
Disaggregated Memory 可以翻译成“解耦式内存”。
未来则可能变成：
很多 CPU 和 GPU
↓
高速 CXL Fabric
↓
独立 Memory Pool
这样 Memory 不再固定属于一台服务器。
计算和内存可以分别扩展。
不再需要为了增加内存而购买整台新服务器。
这对于 AI 数据中心尤其重要，因为 AI 工作负载之间的 Compute-to-Memory Ratio，也就是“计算与内存需求比例”，差别非常大。
Hearst：CXL Computational Memory Pool
Panmnesia 还开发了一套叫 Hearst 的 CXL AI Memory 系统。
Hearst 的核心概念是 CXL-Based Computational Memory Pool，也就是“基于 CXL 的计算型内存池”。
传统服务器内存不够以后，一个常见办法是把部分数据放进 SSD。
但是 SSD 延迟明显高于 DRAM，而且访问 SSD 需要经过 File System、Block Layer 和 Storage Software Stack。
Hearst 的思路是：不要把这些数据简单扔到 SSD，而是建立大量 CXL Memory Expander 组成的 Memory Pool。CPU 可以通过 CXL 直接访问这些内存。
同时还可以在 Memory 附近进行部分 Near-Data Processing，以减少数据不断搬到 CPU 再处理的开销。
什么是 Near-Data Processing
Near-Data Processing 可以理解成“靠近数据进行计算”。
如果数据规模非常大，大量时间和能源会消耗在搬运数据上。
Near-Data Processing 的思路则是 把一部分计算单元放到 Memory 附近。
Memory→ 本地处理→ 只把结果送回 CPU。这样可以减少数据搬运。
AI、数据库、推荐系统和 Vector Search 都可能从这种架构中受益。
KV Cache 是 Panmnesia 目前重点瞄准的 AI Memory 应用
2026 年，Panmnesia 开始特别强调 Agentic AI 带来的 KV Cache 问题。KV Cache 是 Key-Value Cache 的缩写。
Transformer 大模型生成 Token 时，会保存前面已经计算出来的一部分 Key 和 Value 数据，从而避免每生成一个新 Token 都从头计算全部上下文。
用户输入越长，KV Cache 越大。
AI Agent 如果需要保存大量历史信息、调用工具并执行长时间任务，KV Cache 规模还会进一步增加。
GPU HBM 虽然非常快，但是容量非常宝贵。
所以越来越多 AI 基础设施开始考虑把一部分 KV Cache 放到更大的外部 Memory Tier。
Panmnesia 提出的方案就是：
GPU / AI Accelerator
↓
CXL Fabric
↓
Large Memory Pool
↓
KV Cache
这样可以用大量 DDR Memory 扩充 HBM 容量不足的问题。
为什么不用普通 Ethernet 保存 KV Cache
大型数据中心已经有 Ethernet 和 InfiniBand。
为什么还需要 CXL？
原因之一是软件和协议开销。
如果 KV Cache 通过传统网络发送，数据通常需要经过：
GPU。
Driver。
Operating System。
Network Stack。
NIC。
Ethernet / InfiniBand。
另一端系统。
这会产生额外复制和软件处理。
CXL 则希望把 Memory 访问做得更像真正 Load / Store，让 CPU 或 Accelerator 更直接地访问远端资源。
因此 CXL 的优势不是替代所有网络，而是特别适合对延迟非常敏感的 Memory-Centric Communication。
与 SK Telecom 合作开发 CXL AI Rack
2026 年 3 月，Panmnesia 与韩国 SK Telecom 宣布合作开发和验证 CXL-Based AI Rack。
双方希望利用 Panmnesia 的 Link Controller 和 CXL Fabric，把 CPU、GPU、AI Accelerator 和 Memory 直接通过高速 CXL 架构连接，减少传统 Ethernet 通信路径中的数据复制和软件干预。
Panmnesia 同时已经把互连范围从 CXL 扩展到 UALink、Ethernet、NVLink Fusion 等 AI Accelerator Interconnect 技术。
这说明公司的目标正在从单纯的“CXL Memory Startup”进一步扩大成：
完整 AI Infrastructure Link Solution 企业。
什么是 UALink
UALink 是 Ultra Accelerator Link 的缩写。它是一种面向 AI Accelerator Scale-Up 的高速开放互连标准。
简单来说：
CXL 很适合 Memory Expansion 和 Cache-Coherent Device Connectivity。
UALink 则更加集中于大量 AI Accelerator 之间的高速通信。
未来一个大型 AI Rack 可能同时存在：
GPU ↔ HBM。
GPU ↔ GPU，通过 UALink 或其他高速 Fabric。
因此未来 AI 数据中心不会只存在一种 Interconnect。
Panmnesia 的策略是同时发展不同 Link Technology，然后把它们整合在一个 AI Infrastructure Fabric 中。
PanRetimer
Panmnesia 另外一个产品叫 PanRetimer。Retimer 可以翻译成“重定时器”。
PCIe 和 CXL 速度越来越高以后，高速数字信号在 PCB、连接器和电缆中传输一段距离之后会逐渐衰减。
这时需要 Retimer：接收已经变差的信号，重新恢复时钟，重新生成干净信号，然后继续发送。
PanRetimer 面向 PCIe 6.4 和 CXL 3.2，高速链路主要用于 AI、HPC 和 Cloud Infrastructure。
Panmnesia 与 Astera Labs 的区别
Panmnesia 与 Astera Labs 属于比较接近的企业类型。
两家公司都关注：CXL，Memory Expansion，Memory Pooling，Fabric，Retimer，AI Data Center Connectivity。
但 Astera Labs 已经拥有更成熟的大规模商业产品体系，并在全球 AI 数据中心高速互连市场建立较强的产业地位。
Panmnesia 则是一家规模更小、成立时间更短的韩国 Fabless 创业企业，更强调 CXL Controller、Port-Based Routing、CXL Fabric 和新型 Memory-Centric Architecture。
因此不能简单把两家公司按规模等同。
Panmnesia目前更加值得关注的是其技术路线和新一代 CXL Silicon 能否进一步进入真实的大规模数据中心部署。
Panmnesia 与澜起科技的区别
澜起科技同样参与 CXL Memory，但它还有非常强大的传统 DDR5 Server Memory Interface 业务，包括 RCD、MRCD、MDB、PMIC 和 SPD Hub。
Panmnesia 并没有类似规模的 DDR DIMM Interface 产品线。
它更加集中于：
CXL Controller。
CXL Switch。
CXL Fabric。
Memory Pooling。
AI Accelerator Interconnect。
因此可以简单理解：
澜起科技从 DDR5 内存接口 向 CXL 扩展。
Panmnesia 则从一开始就更加集中于 CXL 和 Memory-Centric Fabric。
Panmnesia 与 HBM 的关系
Panmnesia 本身不制造 HBM。但是未来大型 AI 系统中的 HBM 与 CXL Memory 很可能同时存在。
例如：
GPU SRAM
↓
HBM
↓
CXL Memory Pool
↓
SSD
HBM 提供最高速度。
CXL Memory 提供更大容量。
SSD 提供最低单位容量成本。
所以 CXL 并不是简单替代 HBM，更现实的方向是形成多层 AI Memory Hierarchy。
Panmnesia 所做的，就是让 GPU 和 AI Accelerator 能够更高效地访问 HBM 之外的大规模内存资源。
ISCA 2026 的 Silicon 验证
2026 年，Panmnesia 在国际计算机体系结构会议 ISCA 上公开了其下一阶段 CXL Controller 和 Fabric Switch 的 Silicon-Proven 结果。
所谓 Silicon-Proven，意思不是只在软件模拟器或者 FPGA 中运行，而是已经把设计制造成真正 Silicon Chip，并进行实际测试。
Panmnesia 表示，其 Controller 和 Switch 架构在扩大能够连接的 Memory Device 数量时，可以继续保持较低延迟，并提高整个系统总带宽。
相关成果经过同行评审并在 ISCA 2026 Industry Track 发表。
这对于一家 CXL 创业公司很重要，因为高速协议芯片最大的挑战之一，就是理论架构能否真正制造出来并稳定运行。
Panmnesia 在 AI Memory 产业中的位置
如果按照不同技术方向划分 AI Memory 企业，可以这样理解：
SK hynix、Samsung、Micron：HBM 和 DRAM。
Sandisk、Kioxia、长江存储：NAND、SSD 和 AI Storage。
Rambus：HBM Controller、DDR5 Interface 和 CXL IP。
Astera Labs：CXL Memory Controller、Fabric Switch 和 AI Connectivity。
澜起科技：DDR5 Interface、CXL MXC 和 PCIe/CXL Retimer。
Panmnesia：CXL Controller、CXL Fabric Switch、Memory Pooling 和 Memory-Centric AI Infrastructure。
因此 Panmnesia 最核心的不是“HBM 厂商”。
而应该是：CXL Memory / AI Memory Fabric / Memory Pooling。
总结
Panmnesia 是一家成立于 2022 年的韩国 Fabless AI Infrastructure 企业，由 KAIST 教授 Myoungsoo Jung 与研究团队创立。
重点开发 CXL Controller、CXL Fabric Switch、Memory Pooling、Retimer 以及面向 AI 数据中心的高速互连解决方案。
Panmnesia 并不生产 HBM 或 DDR5 DRAM，因此不能与 SK hynix、Samsung 和 Micron 并列描述为传统存储器制造商。
公司的核心目标是让现有 DRAM 能够通过 CXL 更灵活地被 CPU、GPU 和 AI Accelerator 使用。
Panmnesia 目前已经推出和展示 PanSwitch、PanFabric、PanRetimer、Link Controller IP 和 Hearst CXL Computational Memory Pool 等产品和技术。
其中 PCIe 6.4 / CXL 3.2 Fusion Switch 已进入预发布 Silicon 阶段，公司更新一代 Link Controller IP 路线还进一步延伸到 PCIe 7.0 / CXL 4.0。
随着大型语言模型和 Agentic AI 快速增加 KV Cache 和内存容量需求，单纯依靠 GPU HBM 的成本和容量限制越来越明显。
未来 AI 系统很可能形成 HBM、DDR5、CXL Memory 和 SSD 共同组成的多层 Memory Hierarchy。
在这个体系中，Panmnesia 的角色并不是制造“内存颗粒”，而是建立连接这些内存和计算芯片的高速 Memory Fabric。
因此，在 AI Memory 产业中，Panmnesia 最准确的定位可以概括为：
一家专注 CXL Memory、内存扩展、Memory Pooling 和下一代 AI Memory Fabric 的韩国高速互连半导体企业。
如果说 HBM 企业负责制造 AI 芯片旁边的“高速内存”，那么 Panmnesia 希望建设的，就是让整个 AI 机架能够访问、共享并动态分配巨大内存资源的“高速内存网络”。