Cologne Chip——德国 GateMate FPGA 厂商
Cologne Chip AG 是一家总部位于德国科隆的半导体公司，主要开发 FPGA、通信芯片以及半导体 IP。
公司成立于 1994 年，早期名称为 Cologne Chip Designs，最初主要开发 ISDN 通信芯片；2000 年改组为 Cologne Chip AG。
经过二十多年通信芯片和 ASIC 技术积累，公司在 2020 年正式推出 GateMate FPGA 产品线，由此进入可编程逻辑市场。
与 AMD Xilinx、Altera、Lattice 等已经拥有庞大 FPGA 产品体系的厂商相比，Cologne Chip 的规模相对较小，但 GateMate 采用了一套比较独特的 FPGA 架构，并且特别强调德国设计制造、低功耗、开放源代码开发工具、多芯粒扩展以及中小容量 FPGA 市场。
公司目前将 GateMate 定位于工业控制、自动化、通信、安全、汽车电子、IoT、教育以及其他嵌入式应用。
Cologne Chip 的发展历史
Cologne Chip 的历史可以追溯到 1994 年，当时一群德国电子工程师成立 Cologne Chip Designs，目标是开发用于 ISDN 设备的 ASIC 芯片。
1996 年，公司推出用于 ISDN 扩展卡的单芯片解决方案 HFC-S，随后又陆续开发 PCMCIA、PCI、USB 和其他通信接口芯片。
到 1990 年代末，其 ISDN 芯片已经出口到中国、美国、台湾以及其他多个市场。
2000 年，公司正式更名为 Cologne Chip AG。此后很长一段时间，公司仍然主要围绕 ISDN、通信接口以及相关 IP 开展业务，并在 2005 年开始向客户提供 ASIC IP Core。
随着传统 ISDN 市场逐渐缩小，Cologne Chip 开始寻找新的半导体产品方向，并最终进入 FPGA 市场。
2020 年，公司正式推出 GateMate FPGA。这意味着 Cologne Chip 从一家以通信专用芯片为主的半导体企业，逐渐发展成为拥有自主 FPGA 架构的欧洲可编程逻辑芯片厂商。
GateMate FPGA
GateMate 是 Cologne Chip 目前最重要的 FPGA 产品系列。
GateMate 主要面向小型到中型 FPGA 应用，但随着公司多芯粒技术的发展，产品规模正在迅速向更大型 FPGA 扩展。
截至 2026 年，Cologne Chip 官方已经列出了 GateMate A1、A2、A4、A9、A16 和 A25 等产品。
其中 A1 和 A2 已经批量生产并能够通过分销渠道获得；A4 仍处于后续推出阶段；A9、A16 和 A25 则已经以裸片或 Flip-Chip 形式进入量产供应。
这使 GateMate 产品线从最初只有约两万个可编程逻辑单元的小型 FPGA，逐渐扩展到超过五十万个 Cologne Programmable Elements 的大型产品。
GateMate A1
GateMate A1 是 GateMate 系列的基础型号，也是目前 Cologne Chip 最具代表性的 FPGA。
A1 采用 GlobalFoundries 德国德累斯顿工厂的 28nm Super Low Power，也就是 28nm SLP 工艺制造。
芯片拥有 20,480 个 CPE，也就是 Cologne Programmable Element。
这些 CPE 可以配置成 20,480 个八输入 LUT Tree，也可以形成 40,960 个四输入逻辑结构，同时提供 40,960 个寄存器或者 Latch。
GateMate A1 还拥有总计约 1,280Kb 的片上 Block RAM、4 个 PLL、一个最高约 5Gbps 的 SerDes，以及最多 162 个单端 I/O 或 81 对差分 I/O。
芯片支持从 -40°C 到 +125°C 的工作温度范围，因此不仅可以用于普通消费电子，也适用于工业控制以及工作环境要求更严格的电子设备。
A1 可以采用 15×15mm、324 Ball 的 FBGA 封装，也可以提供 Bare Die 或 Flip-Chip 形式。
GateMate A2
GateMate A2 可以理解为 A1 的资源加倍版本。
A2 拥有 40,960 个 CPE、81,920 个寄存器、128 个 20Kb Block RAM 或 64 个 40Kb Block RAM，同时拥有 8 个 PLL 和两个最高 5Gbps 的 SerDes。
一个很重要的特点是 A1 与 A2 可以保持引脚兼容，因此已经采用 A1 的硬件设计在需要增加 FPGA 逻辑资源时，可以比较容易地升级到 A2，而不必彻底重新设计 PCB。
2026 年 7 月，Cologne Chip 宣布 GateMate A2 已经可以通过 DigiKey 正式购买，说明 A2 已经从开发和样品阶段进入更成熟的商业供应阶段。
GateMate A4
GateMate A4 是 GateMate 多芯粒扩展路线中的下一档产品。
按照 Cologne Chip 当前公布的产品规划，A4 拥有 81,920 个 CPE 和 163,840 个寄存器，并拥有 256 个 20Kb Block RAM、16 个 PLL 和 4 个 5Gbps SerDes。
A4 的逻辑资源大约是 A1 的四倍，并且 Cologne Chip 计划保持 A1、A2 和 A4 之间较好的封装和引脚兼容关系，从而让用户能够在同一类硬件平台上选择不同 FPGA 容量。
截至目前 Cologne Chip 官方产品表仍将 A4 标记为后续推出产品，因此在项目选型时，应注意区分“已经正式量产供货”和“产品路线图中即将提供”的型号。
GateMate A9、A16 和 A25
GateMate 更有意思的地方，是 Cologne Chip 并没有把 FPGA 产品规模限制在 A1、A2 和 A4。
公司已经公布 GateMate A9、A16 和 A25。
GateMate A9 拥有约 184,320 个 CPE、368,640 个寄存器、576 个 20Kb Block RAM、36 个 PLL 和 9 个 5Gbps SerDes。
GateMate A16 进一步增加到 327,680 个 CPE、655,360 个寄存器、1,024 个 20Kb Block RAM、64 个 PLL 和 16 个 5Gbps SerDes。
GateMate A25 则达到 512,000 个 CPE、1,024,000 个寄存器、1,600 个 20Kb Block RAM、100 个 PLL 和 25 个 5Gbps SerDes。
按照 Cologne Chip 当前公布的信息，A9、A16 和 A25 已经可以采用 Bare Die 或 Flip-Chip 形式提供。这几个大型型号也是 Cologne Chip 多芯粒 FPGA 技术路线的重要体现。
独特的 CPE 可编程逻辑架构
GateMate 与很多传统 FPGA 最大的差异之一，是它没有简单照搬常见的 FPGA Logic Cell 架构，而是设计了一种名为 CPE，也就是 Cologne Programmable Element 的可编程逻辑单元。
以 GateMate A1 为例，芯片内部拥有 20,480 个 CPE，排列成 160×128 的矩阵；A2 则使用两个这样的矩阵，因此拥有 40,960 个 CPE。
每一个 CPE 都可以根据设计需求配置成不同类型的数字逻辑。
它可以形成八输入 LUT Tree，也可以形成两个四输入逻辑结构，还可以实现多路复用器、全加器以及乘法器等功能。
这种结构使一个 CPE 不只是传统意义上的简单 LUT，而是一种更加灵活的可编程计算元素。
GateMate 的乘法器设计很特别
传统 FPGA 通常会在芯片中放置一定数量的专用 DSP Block，其中包含固定数量的硬件乘法器。
GateMate 采用了不同设计。
每一个 CPE 内部都能够实现一个小型 2×2 bit 乘法器，而且相邻 CPE 可以通过快速互连组合起来，从而构成更大的乘法器。
因此，Cologne Chip 在产品规格中并没有简单列出“多少个 DSP Block”，而是把乘法资源描述为可以根据设计要求扩展到任意尺寸。
例如需要较大的数字乘法器时，EDA 工具可以利用多个 CPE 组合实现。
这种架构给 GateMate 在数字滤波、DSP 和一些并行计算应用中带来了比较独特的资源配置方式，同时也意味着它与拥有大量固定 DSP Slice 的传统 FPGA 在资源比较时不能简单一一对应。
28nm 工艺与德国制造
GateMate 使用 GlobalFoundries 的 28nm Super Low Power 工艺。
比较特别的是，这些芯片在 GlobalFoundries 位于德国德累斯顿的晶圆厂制造，因此 Cologne Chip 把 GateMate 强调为欧洲供应链和“Made in Germany”的 FPGA 产品。
Cologne Chip 同时将 GateMate 定位为 ITAR-free 产品，也就是不依赖美国 ITAR 出口管制体系。
对于一些欧洲工业、航空航天、科研以及需要供应链多元化的客户来说，这是 GateMate 与美国 FPGA 厂商相比比较特殊的市场特点。
这也是为什么 Cologne Chip 虽然总体规模远小于 AMD Xilinx 和 Altera，却能够在欧洲 FPGA 市场形成自己的差异化定位。
多芯粒 FPGA 技术
GateMate 最有特色的技术之一，是 Cologne Chip 的 Multi-Die，也就是多芯粒 FPGA 架构。
传统大型 FPGA 如果全部制造成一块巨大的 Die，随着芯片面积不断增加，晶圆缺陷造成芯片报废的概率也会提高，从而降低良率并增加成本。
Cologne Chip 采用了一种获得专利的 Die-to-Die 互连方案，使多个 GateMate Die 可以组合成为更大的 FPGA。
例如 A1 可以看成基本 FPGA 单元，A2 可以提供两倍资源，而 A4 则进一步增加到四倍规模。
这种多 Die 设计路线也是 Cologne Chip 能够继续扩展到 A9、A16 和 A25 等大型产品的重要基础。
它与当前 CPU、GPU 和 AI 芯片行业越来越普遍的 Chiplet 思路有一定相似之处：不是无限扩大单个芯片，而是通过高速芯粒互连把多个功能单元组合起来。
5Gbps SerDes
GateMate FPGA 集成高速 SerDes。
SerDes 是 Serializer/Deserializer，也就是串行器和解串器，可以把芯片内部的并行数据转换成高速串行数据进行传输，再在接收端恢复为并行数据。
GateMate 当前的 SerDes 最高线速率约为 5Gbps，并支持多种数据路径宽度、8B/10B 编解码、Clock Data Recovery 以及发送端信号调节等功能。
GateMate A1 有一个 SerDes，A2 有两个，而更大的 A9、A16 和 A25 分别可以拥有 9、16 和 25 个 SerDes。
因此 GateMate 不只是用于简单 GPIO 控制，也可以承担高速板级通信、数据接口以及部分通信协议处理任务。
不过，目前 5Gbps SerDes 的定位仍然明显低于很多高端 FPGA 的 25Gbps、32Gbps、56Gbps 甚至更高速率，因此 GateMate 当前更适合中端高速通信，而不是超高速数据中心网络 FPGA。
Block RAM 与 PLL
FPGA 内部除了可编程逻辑之外，还需要大量片上存储器。
GateMate A1 提供总共约 1,280Kb Block RAM，可以组织成 64 个 20Kb RAM，也可以配置为 32 个 40Kb RAM。
A2 的存储资源增加到 A1 的两倍，而随着 A4、A9、A16 和 A25 扩大，Block RAM 数量也按照产品规模增加。
GateMate A1 还包含 4 个 PLL，A2 为 8 个，更大型型号则可以拥有更多 PLL。
PLL 是 Phase-Locked Loop，也就是锁相环。FPGA 可以利用 PLL 对输入时钟进行倍频、分频以及相位调整，为芯片内部不同数字电路产生所需要的工作时钟。
GPIO 与 LVDS
GateMate A1 可以提供最多 162 个单端 GPIO，也可以配置成最多 81 对 LVDS 差分信号。
GPIO 支持 DDR，也就是 Double Data Rate 数据传输，并支持多种 I/O 电压。官方资料还表示其 I/O 可以兼容 MIPI D-PHY 类型的接口应用。
对于工业设备、摄像头、传感器、通信接口和自定义数字硬件来说，大量可配置 I/O 是 FPGA 非常重要的一项能力。
Instant-on 快速启动
传统 SRAM FPGA 通常需要在上电之后从外部 Flash 加载配置数据，因此 FPGA 从上电到真正开始工作存在一定配置时间。
GateMate 针对这个问题提供高速配置机制，可以通过最高 100MHz Quad SPI、JTAG 或内部自定义配置接口加载 FPGA Bitstream。
Cologne Chip 将这一特性称为 Instant-on，强调 FPGA 可以非常快地完成配置并开始工作。
对于工业控制、系统启动控制、接口管理以及需要 FPGA 在主处理器启动前就进入工作状态的设备，这种快速配置能力具有实际价值。
Bitstream Scrubber
GateMate 还有一个比较少见的功能，就是 Bitstream Scrubber。
FPGA 的配置数据储存在大量配置位中。在高空、航空航天、医疗设备以及存在辐射的环境中，高能粒子可能导致 SRAM 中某个配置位发生翻转，这类现象通常称为 Single Event Upset，也就是单粒子翻转。
GateMate 的 Bitstream Scrubber 可以持续检查和刷新配置数据，从而提高 FPGA 对配置位错误的容错能力。
Cologne Chip 因此也在研究和展示 GateMate 在辐射环境中的应用，并于 2026 年在 CERN FPGA Developers’ Forum 展示其相关技术。
这里需要注意的是，“具有 Bitstream Scrubbing 和面向辐射环境的设计能力”并不等同于所有 GateMate 型号都是经过航天级认证的 Rad-Hard FPGA，具体应用仍然需要按照器件等级和认证资料判断。
开放源代码 FPGA 工具链
GateMate 最值得关注的另一个特点，是 Cologne Chip 对开源 FPGA 工具链的支持。
AMD Xilinx Vivado、Intel Quartus 等传统 FPGA 工具基本属于厂商控制的封闭 EDA 环境，而 GateMate 已经可以采用完整的开源 RTL-to-Bitstream 工具链。
用户可以使用 Yosys 完成逻辑综合，使用 nextpnr 完成 FPGA Place & Route，也就是布局布线，再通过 openFPGALoader 将生成的 Bitstream 下载到 FPGA 或配置 Flash 中。
Yosys 可以处理 Verilog，并通过相关工具支持大量 SystemVerilog 特性；VHDL 则可以结合 GHDL 使用。
工具链可以运行在 Windows、Linux、macOS 以及 ARM64 Linux 平台，并通过 OSS CAD Suite 提供预先打包的版本。
这意味着学习者和开发者不需要购买昂贵 FPGA 软件许可证，也不必完全依赖某一家厂商的封闭开发环境。
对于大学教学、开源硬件以及 Linux 开发者社区，这一点尤其有吸引力。
LiteX 与软核 CPU
GateMate 还支持 LiteX。
LiteX 是一个开源 SoC 构建框架，可以在 FPGA 内部构建软核 CPU、Memory Controller、Ethernet Controller、Display Controller 以及其他数字系统模块。
所谓软核 CPU，就是使用 FPGA 的可编程逻辑资源实现的 CPU，而不是芯片内部预先制造好的固定 CPU 核。
因此开发者可以在 GateMate FPGA 内部实现一个 RISC-V 或其他处理器，然后将 Memory、UART、SPI、Ethernet 等模块组合起来，形成完整的 FPGA SoC。
对于 FPGA 教学和开放源代码 CPU 实验，这种环境具有很高的可玩性。
GateMate 开发板
Cologne Chip 提供官方 GateMate Evaluation Board，用于 FPGA 学习、产品验证和原型开发。
目前官方开发板可以搭载 GateMate A1 或 A2，并引出 FPGA GPIO、高速 SerDes、Block RAM 和其他硬件资源。
除了 Cologne Chip 官方开发板之外，GateMate 生态中还出现了 Olimex 等第三方开发板以及相关扩展板。
这对于一个规模较小的 FPGA 厂商来说非常重要，因为 FPGA 能否形成生态，不仅取决于芯片本身，也取决于开发板、EDA 工具、示例工程、IP Core 和社区支持。
GateMate 适合哪些应用？
GateMate 的产品定位并不是替代最高端 AMD Versal、Xilinx Virtex 或大型 Altera FPGA，而是重点覆盖小型到中型 FPGA 应用，并逐步向更大型器件扩展。
在工业自动化设备中，GateMate 可以负责实时数字控制、通信接口、传感器处理和设备状态机。
在通信设备中，它可以完成协议转换、高速串行通信和数据路径处理。
在机器视觉和传感器设备中，FPGA 可以实时处理来自摄像头或者高速传感器的数据。
在 IoT 和嵌入式设备中，GateMate 可以作为接口桥接器、协处理器或者自定义数字逻辑。
在大学和 FPGA 教学领域，其开放源代码工具链又可以降低学习 FPGA 的软件门槛。
此外，宽温度范围、Bitstream Scrubber 和欧洲供应链，也使 GateMate 对部分工业、高可靠和科研应用具有差异化吸引力。
Cologne Chip 与大型 FPGA 厂商有什么区别？
Cologne Chip 与 AMD Xilinx、Altera 等大型 FPGA 企业最大的区别首先是规模。
AMD 和 Altera 的产品可以覆盖从几千个逻辑单元到数百万逻辑单元、带大量 ARM CPU、HBM、高速 Ethernet、PCIe、AI Engine 和数十 Gb/s SerDes 的复杂 FPGA 和自适应计算芯片。
Cologne Chip 的 GateMate 目前则更加聚焦于通用可编程逻辑、中小型工业 FPGA，以及通过多芯粒方式逐渐扩展容量。
第二个区别是 FPGA 逻辑架构。
GateMate 使用 Cologne Chip 自己设计的 CPE，而不是直接采用行业中常见的 LUT+DSP Block 组合。
每个 CPE 都可以承担 LUT、加法器、Multiplexer 或小型乘法单元等不同任务。
第三个区别是开放工具链。
GateMate 对 Yosys、nextpnr、GHDL 和 openFPGALoader 等开源 FPGA 工具提供直接支持，这是其吸引开源硬件社区的重要因素。
第四个区别则是供应链。
GateMate 采用 GlobalFoundries 德国德累斯顿 28nm 工艺制造，并强调欧洲供应链和 ITAR-free，这为希望降低对美国 FPGA 供应链依赖的客户提供了一个不同选择。
Cologne Chip 的市场位置
Cologne Chip 并不是全球 FPGA 市场中规模最大的企业，但它是目前比较少见的欧洲本土 FPGA 芯片厂商之一。
GateMate 的优势并不在于拥有最多的高速 SerDes、最大的片上存储器或者最先进的制造工艺，而是把自主 FPGA 架构、28nm 欧洲制造、低功耗、多芯粒扩展和完整开源工具链结合到了一起。
特别是 GateMate A2 在 2026 年进入更广泛的商业供应，以及 A9、A16、A25 等更大型器件进入产品体系之后，Cologne Chip 已经不再只是一个单型号的小型 FPGA 项目，而是在逐步形成一个从约两万个 CPE 到超过五十万个 CPE 的 FPGA 产品家族。
对于工业设备、开源硬件、科研和教学，以及希望增加欧洲 FPGA 供应来源的企业来说，Cologne Chip 是一家值得关注的 FPGA 厂商。
总结
Cologne Chip AG 是一家总部位于德国科隆的半导体公司，成立于 1994 年，早期主要开发 ISDN 和通信芯片，并于 2020 年正式进入 FPGA 市场。
公司的核心 FPGA 产品是 GateMate 系列，目前产品路线覆盖 A1、A2、A4、A9、A16 和 A25。
GateMate 采用 GlobalFoundries 28nm SLP 工艺制造，并采用 Cologne Chip 自主设计的 CPE 可编程逻辑架构。
每个 CPE 可以实现 LUT、寄存器、加法器、多路选择器和可扩展乘法器等功能。
GateMate 还拥有 Block RAM、PLL、最高 5Gbps SerDes、大量 GPIO/LVDS、快速配置和 Bitstream Scrubber 等功能。
与传统 FPGA 厂商相比，Cologne Chip 最大的特色之一是完整支持开放源代码 FPGA 工具链。
开发者可以利用 Yosys、nextpnr 和 openFPGALoader，从 Verilog 或其他 HDL 一直完成到最终 FPGA Bitstream，而不需要购买专有软件许可证。
与此同时，Cologne Chip 正在通过其多芯粒技术把 GateMate 从 A1、A2 等中小容量 FPGA 扩展到 A9、A16 和 A25 等更大型产品。
这使 Cologne Chip 成为目前欧洲 FPGA 产业中非常有特色的一家公司，也是除了 AMD Xilinx、Altera、Lattice、Microchip、Efinix、Achronix 等厂商之外，全球 FPGA 市场中值得关注的另一条技术路线。
公司名称：Cologne Chip AG
总部：德国科隆
成立时间：1994 年
FPGA 品牌：GateMate
主要 FPGA：GateMate A1、A2、A4、A9、A16、A25
主要 FPGA 架构：Cologne Programmable Element，简称 CPE
制造工艺：GlobalFoundries 28nm Super Low Power
主要制造地点：德国德累斯顿
FPGA 主要特色：自主 CPE 架构、多芯粒扩展、低功耗、5Gbps SerDes、Bitstream Scrubber、开放源代码开发工具链、欧洲供应链
主要开发工具：Yosys、nextpnr、GHDL、openFPGALoader、OSS CAD Suite
主要应用：工业控制、自动化、通信、IoT、嵌入式系统、安全设备、汽车电子、科研和 FPGA 教学