鉴相器（Phase Detector, PD ）
鉴相器 Phase Detector, PD 是用于将 VCO 时钟的相位（一部分）与（外部）参考时钟对齐的反馈系统。 调整 VCO 控制电压即可达到此目的
我们将根据相位来分析 PLL。 PLL 反馈环路的目的是使 ϕref-ϕout 尽可能小而稳定。 在这种状态下，PLL 被锁定。 这意味着ωref =ωout，这是我们在许多应用中关心的问题
相位不可直接观察。 我们必须从振荡器的输出推断出相位差。 异或门 (XOR Gate) 可用作相位检测器：
当 ϕref 和 ϕout 相位差 90° 时，异或门输出将具有 50/50 占空比，因此平均输出为Vdd/2。如果 ϕref 和 ϕout 处于0° 或180° 相位差，平均输出分别为 0 或 Vdd
图 1 鉴相原理
图 2 相位检测
图 3 鉴相器原理
鉴相器种类：
• 倍乘器 Multiplier
• 异或门 XOR
• 触发器鉴相器 Flip-flop PD
• 时序鉴相器（鉴频鉴相器）Sequential PD (PFD)
• 带电荷泵的鉴频鉴相器 PFD with charge pump
• 采样保持 Sample-and-Hold (S/H) PD
鉴相器（PD）模拟倍乘器：
鉴相器增益取决于信号幅度
锁定时相差90 度
不同类型的倍乘器产生的PD增益略有不同
图 4 模拟倍乘器
鉴相器 (PD) : X 或门
鉴相器增益仅取决于VDD
锁定时相差90 度
类似于具有平方输入的倍乘器 PD
图 5 X或门鉴相器
鉴相器 (PD) : 采样保持
Sample-and-Hold (S/H)
采样保持 S/H 后无高频纹波。
–频率合成器的杂散性能低。
需要离散时间模型，但对于窄带 PLL 线性近似也可以
–2π 线性范围锁定时，相位差为180 度
图 6 采样保持鉴相器
鉴相器 (PD) : 触发器鉴相器 Flip-flop
鉴相器增益仅取决于VDD
锁定时相位差为 180
扩展线性范围 2π
图 7 触发器鉴相器
鉴相器 (PD) : 时序逻辑
状态机
–扩展线性范围 (4π）
–启用频率采集
锁定时同相
图 8 状态图
图 9 时序逻辑鉴相器
带有电荷泵的鉴频鉴相器 (PFD)
鉴相器增益不取决于VDD，而取决于ICPR
（如果ICP为VBG / R’，则Kd〜R / R’
–恒定相位检测器增益！）
可以用无源滤波器实现二型 PLL ( Type 2)
图 10 鉴频鉴相器特性
鉴频鉴相器 (PFD) 特性：
当PLL在锁定 lock-in 范围内时，PFD=PD
当PLL失锁时 out-of-lock，PFD=FD
非理想鉴频鉴相器：高频时
减小的线性PD范围
影响频率采集期间的建立时间
图 11 鉴频鉴相器特性
图 12 非理想鉴频鉴相器
PFD开启时间对 PLL 建立 Setting 的影响
当PLL在锁定 lock-in 范围内时，PFD=PD
当PLL失锁时 out-of-lock，PFD=FD
图 13 PFD 开启时间对PLL建立的影响
触发器鉴相器和鉴频鉴相器的比较：
PFD 没有谐波锁定问题，但对嘈杂的通信通道没有用
典型的鉴频鉴相器电路
带 R-S 锁存器的 PFD 稍快一些
图 14 触发器鉴相器 Vs 鉴频鉴相器
图 15 典型的鉴频鉴相器电路
锁存器和触发器比较
晶体管–门–锁存器–触发器
–门是组合电路
–锁存器和触发器是时序电路
触发器需要一个时钟
–同步锁存器的版本
主从锁存器为边沿触发触发器
图 16 锁存器 Vs 触发器
电平敏感和边沿敏感逻辑
图 17 基于锁存器的逻辑
图 18 基于触发器的逻辑
异或门鉴相器锁相环
对于异或门鉴相器，要生成所需的 Vctl，ϕref 和 ϕout 必须异相 ：
循环动力学 环路动态特性 Loop dynamics
根据相位 H(s)= ϕout(s)/ϕin(s), 对PLL进行线性分析
通过选择 PLL 参数 KVCO，KPD和 TLF，我们可以设计 ωn 和 ζ，以获得所需的环路动态特性
图 19 环路动态特性
图 20 异或门鉴相器锁相环
图 21 传输函数
异或门鉴相器锁相环
二阶传递函数
应用于PLL的通用二阶传递函数
大信号行为
对于PLL而言，重要的一点是在系统未锁定时的大信号行为。 PLL启动时，ϕref 和 ϕout 可能会大不相同。 我们必须确保系统能够实现锁定。 另一个关注是PLL是否会锁定在谐波。 在这种情况下，具有基于异或门鉴相器的PLL并不可靠。 在大多数应用中，最好使用所谓的电荷泵（电荷泵 Charge Pump）PLL
电荷泵 (电荷泵) PLL
跟踪参考边沿或 VCO 时钟沿是否首先出现（每个周期），并相应地调整 VCO 控制电压以保持 PLL 锁定。 PLL锁定时，out 和 ref 将同相
图 22 二阶传递函数
图 23 锁相环电路结构
相位频率检测器 (PFD, Phase Frequency Detector）
在电荷泵（电荷泵) PLL中，使用了状态更为详细的鉴相器，即相位频率检测器 (PFD）：
相位频率检测器/电荷泵和环路滤波器
PFD生成用于电荷泵的控制信号以升高或降低VCO控制电压
图 24 有环路滤波器的相位检测器
图 25 相位频率检测器
相位频率检测器/电荷泵和增益
当PLL处于锁定状态时，VCO时钟（输出）和参考时钟（ref）之间的小相位差会在一部分时钟周期内打开电荷泵，并在每个周期向环路滤波器注入与相位误差成比例的电荷 。 观察几个周期，平均电流流动。 KPFD是 PFD 和 电荷泵 的总增益 ：
电荷泵环路滤波器
环路滤波器由来自PFD / 电荷泵的电流I avg驱动。在许多情况下，并联添加第二个电容器C 2可以减少毛刺。 通常将C 2选择为大约C 1的10％或更少
传递函数：
从 ϕref 到 ϕout 的开环传递函数，
闭环电荷泵 PLL 传递函数
R 在 -1/(RC) 处产生零。 这是必需的，因为 R=0 时系统将不稳定
鉴相器（PD）应用场景：
频率合成器
-PFD
时钟和数据恢复（Clock & Data Recover）
-线性相位检测（Hogge PD）
-非线性相位检测（亚历山大二进制PD）
-PFD 通常用于频率采集回路
延迟锁定循环（DLL Delay Locked loop）
-触发器 PD 通常用于时钟同步。
-二进制 PD 流行于数据重定时 Retiming