5nm才刚尝上鲜，台积电的3nm厂房也已竣工，甚至传出2nm工艺取得突破的消息。
眼看着摩尔定律极限将至，下一步突破，恐怕就要看碳纳米管的了。
毕竟，芯片制造工艺达到5nm，就意味着单个晶体管栅极的长度仅为10个原子大小。而碳纳米晶体管的直径仅为1nm。
并且，导电更快、效率更高。与传统硅基芯片相比，碳基芯片具有良好的导热性能，并且相同的面积算力更是达到了惊人的10倍以上。考虑到碳基芯片，具有3D叠加性质，未来出现超过硅基芯片100倍性能的手机处理器也不足为奇。
但从1998被提出至今，碳纳米管芯片仍存在一系列设计、制造和功能上的问题，比如其在逻辑电路中充当开关时的控制问题。
现在，由台积电首席科学家黄汉森领导，来自台积电、斯坦福大学和加州大学圣地亚哥分校的研究人员，提出了一种新的制造工艺，能更好地控制碳纳米管晶体管。
并且，仿真实验的结果表明，用这一方法制造出的碳纳米管元件，与基于CMOS(互补式金属氧化物半导体)的硅元件性能更为接近。
具体详情，一起来看。
新的栅极电介质工艺
在进入正题之前，不妨先来了解一下栅极电介质。
这是位于栅极（gate）和晶体管沟道区域之间的一层绝缘层。
当晶体管在逻辑电路中充当开关时，栅极上的电压会在沟道区域产生电场，从而切断电流的流动，控制下方沟道的导通和关断。
△CMOS截面图，图源：维基百科
最早，这一绝缘层由二氧化硅构成。但随着硅晶体管尺寸的不断缩小，绝缘层也不得不变得越来越薄，以便用更少的电压来控制电流，降低能耗。
这时候，二氧化硅就不再适用了：绝缘层太薄，那么由于量子力学的隧穿效应，实际上任何电荷都能穿透它，造成能量浪费。
于是，半导体领域的研究人员搬出了一种具有较高介电常数（即高k）的介质材料——二氧化铪。介电常数高，也就意味着更厚的二氧化铪层，就能实现更薄的二氧化硅层的性能。
碳纳米管晶体管上同样采用了二氧化铪栅极电介质。但新的问题出现了：
沉积高k电介质的方法是原子层沉积。这一方法需要一个“起始点”，在硅中，就是表面自然形成的薄薄氧化层。
但碳纳米管不会自然形成氧化层啊，这就导致它并不能为沉积提供“起始点”。
纳米管的瑕疵倒是可以形成沉积点，但这又会限制其导电能力。
那么，怎么才能在不影响其性能的情况下，解决这个棘手的问题呢？
这时候，我们书归正传，来看看这项新研究提出的解决方案：
在碳纳米管和二氧化铪之间加入一个中间k介质。
△中间圆形为纳米管，上部黑色为栅极
具体而言，根据台积电Matthias Passtlack和加州大学圣地亚哥分校Andrew Kummel教授的研究，是将二氧化铪和氧化铝相结合。
其中，氧化铝采用加州大学圣地亚哥分校发明的纳米雾（nanofog）技术制备。氧化铝会像水蒸气凝结成雾一样，凝结成簇，覆盖在纳米管表面。
以氧化铝界面为基础，二氧化铪原子层沉积的过程就能展开了。
实验结果
两种电介质的综合电特性，使得研究人员能够在一个直径只有15nm的栅极下，构造一个厚度小于4nm的栅极电介质装置。
并且，根据这一方法制备的碳纳米管元件，具备与基于CMOS的硅元件形似的开/关电流比特性。
仿真实验的结果还表明，即使是栅极电介质更薄、尺寸更小的元件，也同样work。
碳纳米管取代硅，还有多远？
当然，控制问题仅仅只是一方面。
想要让碳纳米管芯片真正具备与硅基芯片一战的实力，还有许多亟待解决的挑战。
比如如何制备超高半导体纯度、顺排、高密度、大面积均匀的碳纳米管阵列。比如如何对碳纳米管进行掺杂以增加栅极两侧的载流子数量……
不过近年以来，也不断有好消息传出。
北京大学彭练矛院士团队，今年5月份就在Science上发文，发展了一套可以制备排列碳纳米管的技术，排列密度达到每微米200-250根。
去年，MIT研究团队发布全球首款碳纳米管通用计算芯片，使用超过14000个晶体管，并且碳纳米管产率为100%。也就是说，14000个晶体管每个都有效，没有一个报废。
黄汉森就表示：
我们正在一件一件地搬除障碍。
如果我们能把所有解决方案组合在一起，我们就能击败硅。
参考链接：
https://spectrum.ieee.org/nanoclast/semiconductors/devices/scaleddown-carbon-nanotube-transistors-inch-closer-to-silicon-abilities
